一种OTP的冗余纠错结构制造技术

本发明专利技术公开了一种OTP的冗余纠错结构，包括冗余存储阵列、地址译码模块和逻辑控制模块。冗余存储阵列分为存储已损坏存储单元地址的A空间和用于替换已损坏存储单元的B空间；地址译码模块用于将输入地址A<8:0>译码；逻辑控制模块用于比较输入地址和存储于A空间中的已损坏存储单元的地址，产生控制信号控制主存储阵列中出现损坏存储单元情况下的存储器读操作。本发明专利技术的冗余纠错结构，由于存储阵列出错率低，且有针对性的增加冗余存储空间，大大减少了芯片面积的浪费；直接替换已损坏存储单元，不用逻辑判决，可纠正所有存储数据类型的错误；利用寄存器实现冗余纠错，纠错速度快，效率高。

【技术实现步骤摘要】
一种OTP的冗余纠错结构
本专利技术涉及存储器OTP的应用
，具体为一种OTP的冗余纠错结构。
技术介绍
存储器的核心是存储阵列。芯片在流片结束后，部分存储器中的存储单元会出现物理损坏。被物理损坏的存储单元无法被存储和读取正常的数据。存储单元的损坏降低了存储器的成品率，增加了生产成本。为了克服存储器中存储阵列可能出现的物理损坏，提出了冗余存储和冗余替换等结构。冗余存储即用两个或两个以上存储单元存储同一个数据。在读取数据时同时读出这几个存储单元的数据，然后对读出的几个数据进行逻辑判决，得到最终输出的数据。这样的结构浪费了一倍以上的存储空间的面积，且判决条件只能纠正存储“0”或者“1”的存储单元，不能将两种错误同时纠正，降低了纠错率。
技术实现思路
本专利技术的目的在于提供一种OTP的冗余纠错结构，以解决上述
技术介绍
中提出的现有的存储阵列结构浪费了一倍以上的存储空间的面积，且判决条件只能纠正存储“0”或者“1”的存储单元，不能将两种错误同时纠正，降低了纠错率的问题。为解决上述技术问题，本专利技术提供如下技术方案：一种OTP的冗余纠错结构，包括冗余存储阵列、地址译码模块和逻辑控制模块；所述冗余存储阵列分为存储已损坏存储单元地址的A空间和用于替换已损坏存储单元的B空间；所述地址译码模块用于将输入地址A<8:0>译码，同时在译码时加入冗余存储阵列地址；逻辑控制模块用于比较输入地址和存储于A空间中的已损坏存储单元的地址，产生控制信号控制主存储阵列中出现损坏存储单元情况下的存储器读操作。优选的，所述冗余存储阵列分为16bytes的B空间和16bytes的A空间；所述地址译码模块包括4个译码器：译码器1、译码器2、译码器3、译码器4；逻辑控制模块包括4个RR寄存器：寄存器RR0、寄存器RR1、寄存器RR2、寄存器RR3，4个比较器：比较器0、比较器1、比较器2、比较器3，两个控制器：控制器0、控制器1，两个逻辑或门：或1、或2。译码器1的输出Z0<31:0>连接译码器4的输入；译码器2的输出Z1<3:0>连接译码器4的输入；译码器3的输出Z2<3:0>连接主存储阵列和冗余存储阵列；译码器4的输出Z3<127:0>连接主存储阵列，ZB0<3:0>连接B空间，ZB1<3:0>连接A空间；A空间中的其中4bytes空间，分别连接四个对应的RR寄存器；寄存器RR0的输出连接比较器0的输入；寄存器RR1的输出连接比较器1的输入；寄存器RR2的输出连接比较器2的输入；寄存器RR3的输出连接比较器3的输入；4个比较器的输出A0<3:2>、A1<3:2>、A2<3:2>、A3<3:2>连接或1的输入，Flag0、Flag1、Flag2、Flag3连接或2的输入；或1的输出Flag连接控制器0和译码器3的输入；或2的输出A4<3:2>连接译码器3的输入；控制器0的输出S0连接译码器1的输入，B0连接译码器4的输入；控制器1的输出S1连接译码器1的输入，B1连接译码器4的输入。优选的，所述冗余存储阵列和主存储阵列在同一存储阵列区域中。优选的，所述冗余存储阵列由地址B0、B1、输入地址A<3:2>或A4<3:2>、输入地址A<1:0>指向每1byte存储空间，1byte具有8位位宽。与现有技术相比，本专利技术的有益效果是：本专利技术冗余纠错结构由于存储阵列出错率低，且有针对性的增加冗余存储空间，大大减少了芯片面积的浪费；直接替换已损坏存储单元，不用逻辑判决，可纠正所有存储数据类型的错误；利用寄存器实现冗余纠错，纠错速度快，效率高。附图说明图1为本专利技术的结构示意图。具体实施方式本专利技术实施例提供了一种OTP的冗余纠错结构。下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。实施例请参阅图1，本实施例提供了一种OTP的冗余纠错结构，包括冗余存储阵列、地址译码模块和逻辑控制模块。所述冗余存储阵列分为存储已损坏存储单元地址的A空间和用于替换已损坏存储单元的B空间；所述地址译码模块用于将输入地址A<8:0>译码，同时在译码时加入冗余存储阵列地址；逻辑控制模块用于比较输入地址和存储于A空间中的已损坏存储单元的地址，产生控制信号控制主存储阵列中出现损坏存储单元情况下的存储器读操作。其中，冗余存储阵列和主存储阵列在同一存储阵列区域中。冗余存储阵列分为16bytes的B空间和16bytes的A空间。地址译码模块包括4个译码器：译码器1、译码器2、译码器3、译码器4。逻辑控制模块包括4个RR寄存器：寄存器RR0、寄存器RR1、寄存器RR2、寄存器RR3；4个比较器：比较器0、比较器1、比较器2、比较器3；两个控制器：控制器0、控制器1；两个逻辑或门：或1、或2。译码器1的输出Z0<31:0>连接译码器4的输入。译码器2的输出Z1<3:0>连接译码器4的输入。译码器3的输出Z2<3:0>连接主存储阵列和冗余存储阵列。译码器4的输出Z3<127:0>连接主存储阵列，ZB0<3:0>连接B空间，ZB1<3:0>连接A空间。A空间中的其中4bytes空间，分别连接四个对应的RR寄存器。寄存器RR0的输出连接比较器0的输入。寄存器RR1的输出连接比较器1的输入。寄存器RR2的输出连接比较器2的输入。寄存器RR3的输出连接比较器3的输入。4个比较器的输出A0<3:2>、A1<3:2>、A2<3:2>、A3<3:2>连接或1的输入，Flag0、Flag1、Flag2、Flag3连接或2的输入；或1的输出Flag连接控制器0和译码器3的输入；或2的输出A4<3:2>连接译码器3的输入；控制器0的输出S0连接译码器1的输入，B0连接译码器4的输入；控制器1的输出S1连接译码器1的输入，B1连接译码器4的输入。参阅图1，冗余存储阵列地址B0、B1、输入地址A<3:2>或A4<3:2>、输入地址A<1:0>指向每1byte存储空间，1byte具有8位位宽。B空间用于替换主存储阵列中已损坏存储单元。当对已损坏存储单元读写时，转变成对B中对应空间进行读写。A空间用于存储已损坏单元的地址，在存储器上电后自动将所存储的地址读出至对应RR寄存器。RR寄存器内存储的数据需提前写入A空间。地址译码模块运行时，译码器1将输入地址A<8:4>译码输出为Z0<31:0>这32位数据；译码器2将输入地址A<1:0&g本文档来自技高网...

【技术保护点】
1.一种OTP的冗余纠错结构，其特征在于：包括冗余存储阵列、地址译码模块和逻辑控制模块；所述冗余存储阵列分为存储已损坏存储单元地址的A空间和用于替换已损坏存储单元的B空间；所述地址译码模块用于将输入地址A<8:0>译码，同时在译码时加入冗余存储阵列地址；逻辑控制模块用于比较输入地址和存储于A空间中的已损坏存储单元的地址，产生控制信号控制主存储阵列中出现损坏存储单元情况下的存储器读操作。/n

【技术特征摘要】
1.一种OTP的冗余纠错结构，其特征在于：包括冗余存储阵列、地址译码模块和逻辑控制模块；所述冗余存储阵列分为存储已损坏存储单元地址的A空间和用于替换已损坏存储单元的B空间；所述地址译码模块用于将输入地址A<8:0>译码，同时在译码时加入冗余存储阵列地址；逻辑控制模块用于比较输入地址和存储于A空间中的已损坏存储单元的地址，产生控制信号控制主存储阵列中出现损坏存储单元情况下的存储器读操作。


2.根据权利要求1所述的一种OTP的冗余纠错结构，其特征在于：所述冗余存储阵列分为16bytes的B空间和16bytes的A空间；所述地址译码模块包括4个译码器：译码器1、译码器2、译码器3、译码器4；逻辑控制模块包括4个RR寄存器：寄存器RR0、寄存器RR1、寄存器RR2、寄存器RR3，4个比较器：比较器0、比较器1、比较器2、比较器3；两个控制器：控制器0、控制器1；两个逻辑或门：或1、或2；译码器1的输出Z0<31:0>连接译码器4的输入；译码器2的输出Z1<3:0>连接译码器4的输入；译码器3的输出Z2<3:0>连接主存储阵列和冗余存储阵列；译码器4的输出Z3<127:0>连接主存储阵列，ZB0<3:0&g...

【专利技术属性】
技术研发人员：梁思思，任凤霞，万书芹，叶明远，蒋颖丹，季惠才，薛颜，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏;32