一种半导体集成器件及其制备方法技术

本发明专利技术涉及一种半导体集成器件及其制备方法，包括：在p型掺杂Si衬底上依次生长p型掺杂Ge层、GeSn层、n型掺杂Ge层、n型掺杂Si层、SiO

【技术实现步骤摘要】
一种半导体集成器件及其制备方法
本专利技术属于集成电路
，具体涉及一种半导体集成器件及其制备方法。
技术介绍
自Tamir和Miller于1966年提出集成光学的概念以来，从理论形成到技术开发，光电集成产生了巨大的社会影响。随着光通信、光信息处理、光计算、光显示等学科的发展，人们对具有体积小、重量轻、工作稳定可靠、低功耗、高速工作的光电子集成产生浓厚的兴趣，加之材料科学和先进制造技术的进展，使它在单一结构或单片衬底上集成光学、光/电和电子元件成为可能。1972年，SomekhS.和YariveA.提出了在同一半导体衬底上同时集成光器件和电子器件的构想，半导体光电集成由于其集成度高、信息量大、速度快等优点，再次推动人类科学技术的发展。第一次OEIC(OptoelectronicIntegratedCircuit，光电子集成电路)的实验研究是美国加州理工学院的Yariv实验室在1978年至1979年报道的，该单片OEIC将一个AlGaAs/GaAs激光器和一个Gunn二极管和GaAsMESFET电路集成在GaAs衬底上。但现有制备工艺为把各种光子和电子元件集成在同一衬底上，要选择满足两种元件性能要求的材料。为了使不同材料互补，按要求进行优化组合，发展出一种复合衬底材料，即利用异质外延技术，在一种衬底材料上外延另一种衬底材料薄膜。但制备形成的光学和电子器件间结构不易兼容，生产成本高且工艺周期较长，制约着其进一步的发展。因此，制备一种使光学和电子器件间结构易兼容的半导体集成器件就显得尤为重要。<br>
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一种半导体集成器件及其制备方法。本专利技术要解决的技术问题通过以下技术方案实现：本专利技术实施例提供了一种半导体集成器件的制备方法，包括：选取p型掺杂Si衬底；在所述p型掺杂Si衬底上依次生长p型掺杂Ge层、GeSn层、n型掺杂Ge层、n型掺杂Si层、SiO2层；刻蚀所述SiO2层、所述n型掺杂Si层、所述n型掺杂Ge层、所述GeSn层和所述p型掺杂Ge层，形成发光区域、波导区域和探测器区域，所述发光区域与所述波导区域之间形成第一间隙，所述波导区域与所述探测器区域之间形成第二间隙；在所述第一间隙中淀积第一氧化层；在所述第二间隙中淀积第二氧化层；在所述波导区域上淀积α-Si层；在所述第一氧化层、所述第二氧化层、所述α-Si层上和两侧及所述波导区域两侧淀积第一施力膜；在所述p型掺杂Ge层上、所述探测器区域上及两侧淀积第二施力膜；在所述发光区域上及所述p型掺杂Ge层上形成第一电极；在所述第二施力膜上形成第二电极，以完成所述半导体集成器件的制备。在本专利技术的一个实施例中，在所述p型掺杂Si衬底上依次生长p型掺杂Ge层、GeSn层、n型掺杂Ge层、n型掺杂Si层、SiO2层包括：在330℃温度条件下，利用CVD工艺在所述p型掺杂Si衬底上外延生长所述p型掺杂Ge层；在350℃温度条件下，利用减压CVD工艺在所述p型掺杂Ge层上生长所述GeSn层；在160℃温度条件下，利用CVD工艺在所述GeSn层上生长所述n型掺杂Ge层；在275℃-325℃温度条件下，利用CVD工艺在所述n型掺杂Ge层上淀积所述n型掺杂Si层；利用LPCVD工艺在所述n型掺杂Si层上淀积所述SiO2层。在本专利技术的一个实施例中，控制所述GeSn层中Sn组分为3％-5％。在本专利技术的一个实施例中，所述第一氧化层和所述第二氧化层由SiO2材料形成。在本专利技术的一个实施例中，在第一预设条件下，在所述第一氧化层、所述第二氧化层、所述α-Si层上及所述波导区域两侧淀积第一施力膜，其中，所述第一预设条件包括：第一温度、第一压强、低频功率、第一气体流量比，所述第一施力膜对所述波导产生压应力，所述压应力满足如下公式：所述第一温度与所述压应力关系：Tc＝-1.0×T-463.6；所述第一压强与所述压应力关系：Tc＝1.03×P-1363.5；所述低频功率与所述压应力关系：Tc＝-0.7×R-813.4；所述第一气体流量比所述与压应力关系：Tc＝24×X2-167×X-560；其中，Tc为所述压应力，单位为Pa；T为所述第一温度，单位为℃；P为所述第一压强，单位为mTorr；R为所述低频功率，单位为W；X为所述第一气体流量比。在本专利技术的一个实施例中，所述第一温度为340℃-360℃，所述第一压强为500mTorr，所述低频功率为150W，所述第一气体流量比为2。在本专利技术的一个实施例中，在第二预设条件下，在所述p型掺杂Ge层、所述SiO2层上及所述GeSn层、所述n型掺杂Ge层、所述n型掺杂Si层、所述SiO2层两侧淀积第二施力膜，其中，所述第二预设条件包括：第二温度、第二压强、射频功率、第二气体流量比，所述第二施力膜对所述探测器产生张应力，所述张应力满足如下公式：所述第二温度与所述张应力Ts关系：Ts＝1.2×T′-34.1；所述第二压强与所述张应力Ts关系：Ts＝0.3×P′-28.5；所述射频功率与所述张应力Ts关系：Ts＝(-2.48×10-6)×R′2+0.26×R′+134.1；所述第二气体流量比与所述张应力Ts关系：Ts＝-265.4×X′2+574.6×X′+140.3；其中，Ts为所述张应力，单位为Pa；T′为所述第二温度，单位为℃；P′为所述第二压强，单位为mTorr；R′为所述射频功率，单位为W；X′为所述第二气体流量比。在本专利技术的一个实施例中，所述第二温度为240℃-280℃，所述第二压强为1500mTorr，所述射频功率为200W，所述第二气体流量比为0.75。在本专利技术的一个实施例中，所述第一电极和所述第二电极由金属Al形成。在本专利技术的一个实施例中，一种半导体集成器件，由上述实施例所述的一种半导体集成器件的制备方法制备完成。与现有技术相比，本专利技术的有益效果：本专利技术的制备工艺制备的一种半导体集成器件通过使用Si基改性Ge材料，实现发光器件、波导以及探测器的同层制备，器件结构新颖、集成度高、工艺成本低。附图说明图1为本专利技术实施例提供的一种半导体集成器件的制备方法的流程示意图；图2a-2f、图2g、图2i、图2k、图2m、图2v、图2r为本专利技术实施例提供的一种半导体集成器件的制备方法的工艺流程示意图；图2h为本专利技术实施例提供的图2g对应的工艺制备的半导体集成器件的俯视结构示意图；图2j为本专利技术实施例提供的图2i对应的工艺制备的半导体集成器件的俯视结构示意图；图2l为本专利技术实施例提供的图2k对应的工艺制备的半导体集成器件的俯视结构示意图；图2n为本专利技术实施例提供的图2m对应的工艺制备的半导体集成器件的俯视结构示意图；图2o为本专利技术实施例提供的第一施力膜包裹波导区域的右视本文档来自技高网...

【技术保护点】
1.一种半导体集成器件的制备方法，其特征在于，包括：/n选取p型掺杂Si衬底；/n在所述p型掺杂Si衬底上依次生长p型掺杂Ge层、GeSn层、n型掺杂Ge层、n型掺杂Si层、SiO

【技术特征摘要】
1.一种半导体集成器件的制备方法，其特征在于，包括：
选取p型掺杂Si衬底；
在所述p型掺杂Si衬底上依次生长p型掺杂Ge层、GeSn层、n型掺杂Ge层、n型掺杂Si层、SiO2层；
刻蚀所述SiO2层、所述n型掺杂Si层、所述n型掺杂Ge层、所述GeSn层和所述p型掺杂Ge层，形成发光区域、波导区域和探测器区域，所述发光区域与所述波导区域之间形成第一间隙，所述波导区域与所述探测器区域之间形成第二间隙；
在所述第一间隙中淀积第一氧化层；
在所述第二间隙中淀积第二氧化层；
在所述波导区域上淀积α-Si层；
在所述第一氧化层、所述第二氧化层、所述α-Si层上和两侧及所述波导区域两侧淀积第一施力膜；
在所述p型掺杂Ge层上、所述探测器区域上及两侧淀积第二施力膜；
在所述发光区域上及所述p型掺杂Ge层上形成第一电极；
在所述第二施力膜上形成第二电极，以完成所述半导体集成器件的制备。


2.根据权利要求1所述的半导体集成器件的制备方法，其特征在于，在所述p型掺杂Si衬底上依次生长p型掺杂Ge层、GeSn层、n型掺杂Ge层、n型掺杂Si层、SiO2层包括：
在330℃温度条件下，利用CVD工艺在所述p型掺杂Si衬底上外延生长所述p型掺杂Ge层；
在350℃温度条件下，利用减压CVD工艺在所述p型掺杂Ge层上生长所述GeSn层；
在160℃温度条件下，利用CVD工艺在所述GeSn层上生长所述n型掺杂Ge层；
在275℃-325℃温度条件下，利用CVD工艺在所述n型掺杂Ge层上淀积所述n型掺杂Si层；
利用LPCVD工艺在所述n型掺杂Si层上淀积所述SiO2层。


3.根据权利要求2所述的半导体集成器件的制备方法，其特征在于，控制所述GeSn层中Sn组分为3％-5％。


4.根据权利要求1所述的半导体集成器件的制备方法，其特征在于，所述第一氧化层和所述第二氧化层由SiO2材料形成。


5.根据权利要求1所述的半导体集成器件的制备方法，其特征在于，在第一预设条件下，在所述第一氧化层、所述第二氧化层、所述α-Si层上及所述波导区域两侧淀积第一施力膜，其中，所述第一预设条件包括：第一温度、第一压强、低频功率、第一气体流量比，所述第一施力膜对所述波导产生压应力，所述压应力满...

【专利技术属性】
技术研发人员：岳庆东，
申请(专利权)人：西安科锐盛创新科技有限公司，
类型：发明
国别省市：陕西;61