一种修调电路制造技术

本发明专利技术提供一种修调电路，应用于带有电源端（VCC）、地端（GND）、输入电压端口IN1、输入电压端口IN2的集成电路，包括测试模式电路、efuse电路，所述测试模式电路用于测试集成电路运行参数；所述efuse电路用于集成电路内部修复，所述测试模式电路输出测试信号后经efuse电路处理输出修调信号。这种修调电路在测试电路基础上增加efuse电路，对芯片的几个输入脚进行复杂有规律的激励，使芯片进入修调电路模式，然后对efuse进行烧写，相比直接封装前的探针扎针烧写，测试复杂性以及测试成本都有很大的优势，降低了芯片的封装尺寸和生产成本。

A repair circuit

【技术实现步骤摘要】
一种修调电路
本专利技术涉及集成电路芯片测试领域，具体涉及一种修调电路。
技术介绍
随着半导体工艺技术的进步，器件尺寸越来越小，电路复杂度越来越高，半导体也变得更加容易受到杂质或者缺陷的影响，因为一根金属导线，一个电阻，或者一个mos管等等的失效，就会造成整个芯片的失效。直接导致芯片制造良率降低，从而大大增加了芯片量产后的单颗芯片的成本，所以如何提高芯片良率，降低芯片失效变得越来越重要。熔断丝（fuse）一直用来实现修复电路的关键器件，传统上大部分芯片厂商都采用激光熔断丝（laser-fuse）技术，就是通过发射固定时间，固定强度（经过大量的测试得出的经验值）的激光使得熔断丝烧断。随着半导体技术的发展，laser-fuse技术存在几方面的缺陷：1.工艺的提高并没有使得laser-fuse的尺寸变小，laser的尺寸取决于激光光束点的尺寸，其次为了保护周围的器件不遭到破坏，laser-fuse和周围器件必须保持一定的距离，所以laser-fuse并没有享受到工艺进步所带来的红利。相反，电容丝的尺寸却是随着工艺的进步，相应的变小。2.Laser-fuse的烧写，需要专门的激光机台和相应的测试流程，测试流程分为两轮测试：第一轮高温测试和第二轮低温测试，两轮测试分别都要在前后对比判断是否烧写成功，烧写过程中而且容易造成存储单元失效，流程的复杂性和高频的失效性都造成了测试效率和测试成功率的低下，造成测试成本的上升。
技术实现思路
本专利技术提供一种修调电路，应用于带有电源端（VCC）、地端（GND）、输入电压端口IN1、输入电压端口IN2的集成电路，包括测试模式电路、efuse电路，所述测试模式电路用于测试集成电路运行参数；所述efuse电路用于集成电路内部修复，所述测试模式电路输出测试信号后经efuse电路处理输出修调信号。这种修调电路在测试电路基础上增加efuse电路，对芯片的几个输入脚进行复杂有规律的激励，使芯片进入修调电路模式，然后对efuse进行烧写，相比直接封装前的探针扎针烧写，测试复杂性以及测试成本都有很大的优势，降低了芯片的封装尺寸和生产成本。作为优选，所述efuse电路选用polyefuse（多晶硅熔断丝）。与传统的metalfuse相比，polyefuse不用在钝化层开一个窗口来加快熔丝材料烧写后熔断的扩散，因为polyefuse是利用流过电流时的高温引起硅化物的熔断，对其破坏力比较小，不会产生很大的热量，对周围电路基本无影响。进一步，所述测试模式电路包括SR锁存器1、计数器、串行/并行单元、SR锁存器2，所述SR锁存器1输入端分别接比较器CMP1、比较器CMP2，所述比较器CMP1、比较器CMP2输入端均分别接集成电路电源端（VCC）、输入电压端口IN1；所述计数器输入端连接所述SR锁存器1输出端，所述计数器输出端连接所述串行/并行单元输入端，最终输出计数信号；所述SR锁存器2接收由比较器CMP1、比较器CMP3经与门and1计算的信号,所述SR锁存器2输出信号和所述比较器CMP2输出信号在或非门nor计算后输出，所述比较器CMP3输入端分别接集成电路电源端（VCC）、输入电压端口IN2。进一步，所述测试模式电路还包括D触发器，所述D触发器经与门and2连接比较器CMP4,所述D触发器触发端接比较器CMP3,所述与门and2另一输入端接所述或非门nor输出信号，所述D触发器输出信号同所述或非门nor输出信号经与门and3计算后输出，所述比较器CMP4输入端分别接输入电压端口IN1、集成电路电源端（VCC），所述测试模式电路终端输出信号由所述串行/并行单元输出信号、所述或非门nor、所述与门and3输出信号经与门and4计算输出。进一步，所述串行/并行单元由逻辑元件组成。本专利技术还提供一种集成电路，包括电源端（VCC）、地端（GND）、输入电压端口IN1、输入电压端口IN2的集成电路，以及权利要求1-5中任一项所述的修调电路。附图说明图1为实施例中集成电路示意图图2为实施例中修调电路框图示意图图3为实施例中对芯片引脚施加的激励信号示意图图4为实施例中polyefuse电路示意图。具体实施方式下面通过具体实施例，并结合附图，对本专利技术的具体实施方式作进一步具体说明。实施例：如图2所示，本实施例描述的是一种修调电路，主要应用于带有电源端（VCC）、地端（GND）、输入电压端口IN1、输入电压端口IN2的集成电路，包括测试模式电路、efuse电路，所述测试模式电路用于测试集成电路运行参数；所述efuse电路用于集成电路内部修复，所述测试模式电路输出测试信号后经efuse电路处理输出修调信号。本实施例中efuse电路采用polyefuse，相比于激光熔断技术，电熔丝（efuse）的电子迁移特性可以用来生成小得多的熔丝结构，无论是集成电路封装前的晶圆级别CP测试阶段还是封装后的FT测试阶段，采用对芯片施加片上电压（一般5V左右），一个持续1ms的20mA电流就足以把单根polyefuse烧断，从而调整某些技术指标的参数，达到修复芯片的目的。通过编程电路，读取电路，和polyefuse的结合，可以进一步减少外围引脚的个数，设置烧写的冗余电路还能让芯片长时间工作老化后，可以更加保障芯片的工作。此外，polyefuse还可以随意切断或者连接芯片内部某些功能模块，不会影响到其他模块的正常工作，从而达到一些功能电路验证工作，或者关闭一些有问题的模块，从而提高产品的良率。测试模式电路包括SR锁存器1、计数器、串行/并行单元、SR锁存器2、比较器CMP1、CMP2、CMP3、CMP4，比较器CMP1、CMP2、CMP4输入端分别接集成电路电源端（VCC）、输入电压端口IN1，比较器CMP3输入端分别接集成电路电源端（VCC）、输入电压端口IN2。SR锁存器1输入端分别接比较器CMP1、比较器CMP2，其输出端接计数器输入端，计数器输出端连接所述串行/并行单元输入端，最终输出计数信号TM<X>。SR锁存器2接收由比较器CMP1、比较器CMP3经与门and1计算的信号,其输出信号和比较器CMP2输出信号在或非门nor计算后输出。测试模式电路还包括D触发器，D触发器经与门and2连接比较器CMP4,D触发器触发端接比较器CMP3,与门and2另一输入端接所述或非门nor输出信号，D触发器输出信号同所述或非门nor输出信号经与门and3计算后输出，比较器CMP4输入端分别接输入电压端口IN1、集成电路电源端（VCC），测试模式电路终端输出信号由所述串行/并行单元输出信号、所述或非门（nor）、所述与门（and3）输出信号经与门（and4）计算输出。图1为采用上述修调电路的集成电路示意图，该集成电路包括电源端（VCC）、输入电压端口IN1、输入电压端口IN2、地端（GND）。本实施例中的集成电路预设有12个测试模式，当然在实际应用中本文档来自技高网...

【技术保护点】
1.一种修调电路，应用于带有电源端（VCC）、地端（GND）、输入电压端口IN（1）、输入电压端口IN（2）的集成电路，其特征在于：包括测试模式电路、efuse电路，所述测试模式电路用于测试集成电路运行参数；所述efuse电路用于集成电路内部修复，所述测试模式电路输出测试信号后经efuse电路处理输出修调信号。/n

【技术特征摘要】
1.一种修调电路，应用于带有电源端（VCC）、地端（GND）、输入电压端口IN（1）、输入电压端口IN（2）的集成电路，其特征在于：包括测试模式电路、efuse电路，所述测试模式电路用于测试集成电路运行参数；所述efuse电路用于集成电路内部修复，所述测试模式电路输出测试信号后经efuse电路处理输出修调信号。


2.根据权利要求1所述的修调电路，其特征在于：所述efuse电路可优选polyefuse。


3.根据权利要求1所述的修调电路，其特征在于：所述测试模式电路包括SR锁存器（1）、计数器、串行/并行单元、SR锁存器（2），所述SR锁存器（1）输入端分别接比较器CMP(1)、比较器CMP（2），所述比较器CMP(1)、比较器CMP（2）输入端均分别接集成电路电源端（VCC）、输入电压端口IN（1）；所述计数器输入端连接所述SR锁存器（1）输出端，所述计数器输出端连接所述串行/并行单元输入端，最终输出计数信号；所述SR锁存器（2）接收由比较器CMP(1)、比较器CMP(3)经与门（and1）计算的信号,所述SR锁存器（2）输出信号和...

【专利技术属性】
技术研发人员：傅科成，黄小伟，夏晓亮，
申请(专利权)人：杭州芯耘光电科技有限公司，
类型：发明
国别省市：浙江;33