一种高分辨率低功耗的动态锁存比较器制造技术

该发明专利技术公开了一种高分辨率低功耗的动态锁存比较器，应用的技术领域是逐次逼近型模数转换器。本发明专利技术利用MOSFET亚阈值特性，增大比较器的分辨率，提高比较器的精度，采用低电源电压供电，降低比较器整体功耗；与专利201910338368提出的动态锁存比较器相比，本发明专利技术提出的动态锁存比较器的分辨率更高，功耗更低，并且该动态锁存比较器使用于低供电电压的逐次逼近型模数转换器，而专利201910338368只能在标准供电电压条件下工作。

A high resolution and low power dynamic latch comparator

【技术实现步骤摘要】
一种高分辨率低功耗的动态锁存比较器
“动态锁存比较器”(Preamplifier-latchcomparator)直接应用的
是逐次逼近型模数转换器(SuccessiveApproximationRegisterAnalog-to-DigitalConverter，缩写为SARADC)。
技术介绍
系统芯片的功能越来越复杂，集成度不断提高，电路规模不断的扩展，芯片的功耗和精度关系越来越受到关注。近几年随着器件尺寸的减小，集成电路的特征尺寸已达到超深亚微米阶段，同时其供电电压也不断降低，功耗问题伴随噪声和短沟道等效应而突现出来。芯片面积的不断缩小，导致功率的密度增大，这直接导致芯片散热设计的难度和封装成本越来越高。深亚微米下短沟道和噪声温度等效应使诸如高线性度、高速、低功耗的混合信号电路设计难度加大。作为模拟前端重要模块的模数转换器(ADC)需要低耗能以满足嵌入式便携式系统低功耗的要求。为了适应不用的需求，ADC有多种电路结构，侧重研发不同性能的提升，有偏向于提高ADC的速度，有偏向于研究低功耗ADC，有偏向于高精度ADC，用户根据需求选择不同类型的ADC。随着数字处理电路的发展，数字电路在功耗和抗干扰方面优势越来越明显。物联网，人工智能以及现在的5G技术都频繁使用数字处理电路技术，对数据处理的要求越来越高，这促使人们对模拟和数字之间的“桥梁”的要求也越来越高。这些技术要求ADC不仅拥有一个优势，同时需要兼顾多个高性能特点才能满足信息化时代发展。不同类型ADC的组成模块中，比较器都是最重要的模块，其性能指标直接影响ADC的整体性能。通常情况下，比较器的性能指标主要包括速度、精度、功耗、失调电压、工作电压等。不同类型ADC对比较器要求是不同的。比如，逐次逼近型(SAR)ADC的主要特点是低速度，高精度，其对比较器的要求是以高精度，低功耗为主；快闪型(Flash)ADC的特点是高速度、功耗大，其内部比较器需要满足高速度，低功耗。近几年SARADC已摆脱低速特点，可以满足高速度，中高精度的应用需求，并且保留固有的低功耗、省面积、易集成、结构简单等传统优点，相比Flash等模数转换器架构优势明显，成为高精度，低功耗ADC领域的主要研究热点，同时也推进针对SARADC中的比较器结构的研究。文献[J.R.Rusli,R.M.Sidek,H.A.Majid,W.Z.W.Hassand,M.A.MustafaandS.Shafie,"DesignandVerificationofLowVoltageLowPowerDynamicComparatoroverPVTVariation,"2018IEEE5thInternationalConferenceonSmartInstrumentation,MeasurementandApplication(ICSIMA),Songkla,Thailand,2018,pp.1-5.doi:10.1109/ICSIMA.2018.8688785]提出一种低功耗动态锁存比较器，该比较器的主体结构分为两部分：第一级预防大结构和第二级锁存结构，通过使用低供电电压，有效降低其工作过程中的耗能，但是，该比较器的缺陷在于：使用低供电电压导致比较器分辨率和速度较低，能分辨的最小输入电压差为0.8mV，其能正常工作的时钟频率较低，一般为2MHz，并且没有通过增加补偿电路提升整个比较器的分辨率。在高精度比较方面文献[Y.Wang,M.Yao,B.Guo,Z.Wu,W.FanandJ.J.Liou,"ALow-PowerHigh-SpeedDynamicComparatorWithaTransconductance-EnhancedLatchingStage,"inIEEEAccess,vol.7,pp.93396-93403,2019.doi:10.1109/ACCESS.2019.2927514]使用两级放大电路和三级锁存结构联合的方式实现高精度，但是其供电电压保持为较高电平，电路器件的增加和较高供电电压使整个比较器的功耗较高，而现在大部分对比较器电路功耗的要求较高，并且要求芯片供电电压较低。因此，需要设计应用于高精度低功耗SARADC的动态锁存比较器。专利201910338368的技术方案还存在分辨率不够高，功耗不够低的问题。
技术实现思路
本专利技术基于专利201910338368改进提出一种高精度低功耗动态锁存比较器，进一步的在专利201910338368的基础上提高了分辨率和降低了功耗。本专利技术的特征在于，利用MOSFET亚阈值特性，增大比较器的分辨率，提高比较器的精度，采用低电源电压供电，降低比较器整体功耗；本专利技术技术方案为一种高分辨率低功耗的动态锁存比较器，该动态锁存比较器包括：预放大结构和锁存输出结构；所述预放大结构包括：差分输入结构和反相器结构，其中：差分输入结构，含有包括：六个NMOS管：第一NMOS管(M1a)、第二NMOS管(M1b)、第三NMOS管(M1c)、第四NMOS管(M1d)、第五NMOS管(M1e)、第六NMOS管(M1f)；两个PMOS管：第一PMOS管(M2a)、第二PMOS管(M2b)、电容Cc、第一寄生电容、第二寄生电容；其中：第一NMOS管(M1a)源极接地，第一NMOS管(M1a)漏极接第二NMOS管(M1b)源极，其共接点并与电容CC一端相连，电容CC的另一端接地；第三NMOS管(M1c)的栅极作为输入端接第一全差分输入信号(VINP)，而第三NMOS管(M1c)源级连接第二NMOS管(M1b)的漏级，第五NMOS管(M1e)的栅极和漏级都输入VDD信号，第一PMOS管(M2a)的栅极接时钟信号(CLKP)，第一PMOS管(M2a)的源极输入VDD信号，第三NMOS管(M1c)的漏极、第五NMOS管(M1e)的源极、第一PMOS管(M2a)的漏级都接第一寄生电容的一端并且作为差分输入结构的第一输出端PP，所述第一寄生电容另一端接地；所述第一NMOS管(M1a)的栅极接时钟信号(CLKN)，第二NMOS管(M1b)的栅极与时钟信号(CLKP)相连；第四NMOS管(M1d)源级接第二NMOS管(M1b)漏级，第四NMOS管(M1d)的栅极输入接所述第二全差分输入信号(VINN)，第六NMOS管(M1f)的栅极和漏级都输入VDD信号，第二PMOS管(M2b)的栅极接时钟信号(CLKP)，第二PMOS管(M2b)的源极输入VDD信号，第四NMOS管(M1d)的漏极、第六NMOS管(M1f)的源极、第二PMOS管(M2b)的漏级都接第二寄生电容第一端，并且作为差分输入结构的第二输出端PN，所述第二寄生电容另一端接地；所述反相器结构包括：两个PMOS管：第三PMOS管(M3a)和第四PMOS管(M3b)，两个NMOS管：第七NMOS管(M4a)和第八NMOS管(M4b)；其中：第七NMOS管(M4a)的栅极接第三PMOS管(M3a)的栅极并接入差分输入结构的第一输出端PP，第三PMOS管(M3a)的源级输入VDD本文档来自技高网...

【技术保护点】
1.一种高分辨率低功耗的动态锁存比较器，该动态锁存比较器包括：预放大结构和锁存输出结构；/n所述预放大结构包括：差分输入结构和反相器结构，其中：/n差分输入结构，含有包括：六个NMOS管：第一NMOS管(M1a)、第二NMOS管(M1b)、第三NMOS管(M1c)、第四NMOS管(M1d)、第五NMOS管(M1e)、第六NMOS管(M1f)；两个PMOS管：第一PMOS管(M2a)、第二PMOS管(M2b)、电容Cc、第一寄生电容、第二寄生电容；其中：/n第一NMOS管(M1a)源极接地，第一NMOS管(M1a)漏极接第二NMOS管(M1b)源极，其共接点并与电容C

【技术特征摘要】
1.一种高分辨率低功耗的动态锁存比较器，该动态锁存比较器包括：预放大结构和锁存输出结构；
所述预放大结构包括：差分输入结构和反相器结构，其中：
差分输入结构，含有包括：六个NMOS管：第一NMOS管(M1a)、第二NMOS管(M1b)、第三NMOS管(M1c)、第四NMOS管(M1d)、第五NMOS管(M1e)、第六NMOS管(M1f)；两个PMOS管：第一PMOS管(M2a)、第二PMOS管(M2b)、电容Cc、第一寄生电容、第二寄生电容；其中：
第一NMOS管(M1a)源极接地，第一NMOS管(M1a)漏极接第二NMOS管(M1b)源极，其共接点并与电容CC一端相连，电容CC的另一端接地；第三NMOS管(M1c)的栅极作为输入端接第一全差分输入信号(VINP)，而第三NMOS管(M1c)源级连接第二NMOS管(M1b)的漏级，第五NMOS管(M1e)的栅极和漏级都输入VDD信号，第一PMOS管(M2a)的栅极接时钟信号(CLKP)，第一PMOS管(M2a)的源极输入VDD信号，第三NMOS管(M1c)的漏极、第五NMOS管(M1e)的源极、第一PMOS管(M2a)的漏级都接第一寄生电容的一端并且作为差分输入结构的第一输出端PP，所述第一寄生电容另一端接地；所述第一NMOS管(M1a)的栅极接时钟信号(CLKN)，第二NMOS管(M1b)的栅极与时钟信号(CLKP)相连；
第四NMOS管(M1d)源级接第二NMOS管(M1b)漏级，第四NMOS管(M1d)的栅极输入接所述第二全差分输入信号(VINN)，第六NMOS管(M1f)的栅极和漏级都输入VDD信号，第二PMOS管(M2b)的栅极接时钟信号(CLKP)，第二PMOS管(M2b)的源极输入VDD信号，第四NMOS管(M1d)的漏极、第六NMOS管(M1f)的源极、第二PMOS管(M2b)的漏级都接第二寄生电容第一端，并且作为差分输入结构的第二输出端PN，所述第二寄生电容另一端接地；
所述反相器结构包括：两个PMOS管：第三PMOS管(M3a)和第四PMOS管(M3b)，两个NMOS管：第七NMOS管(M4a)和第八NMOS管(M4b)；其中：
第七NMOS管(M4a)的栅极接第三PMOS管(M3a)的栅极并接入差分输入结构的第一输出端P...

【专利技术属性】
技术研发人员：樊华，杨静萱，谢华江，冯全源，李大刚，胡达千，岑远军，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51