一种低失调轨对轨动态锁存比较器制造技术

本实用新型专利技术公开了一种低失调轨对轨动态锁存比较器，其特征在于，包括偏置电路、轨对轨输入电路、失调电压校正电路、动态锁存电路、AB类输出电路；偏置电路用于为运算放大器各级提供偏置电压；轨对轨输入电路用于扩大共模电压输入范围；失调电压校正电路以预放大形式存在，用于提高比较器速度的同时降低失调电压对整体电路的影响；动态锁存电路用于把输入大小有差异的信号进行比较，产生高低电平；AB类输出电路用于提高比较器的工作速度，扩大共模电压输出范围。该电路具有低失调、高精度、轨对轨输入输出的特点。

A dynamic track to track latch comparator with low maladjustment

【技术实现步骤摘要】
一种低失调轨对轨动态锁存比较器
本技术涉及一种轨对轨比较器，具体地说涉及一种低失调轨对轨动态锁存比较器。
技术介绍
比较器作为模数转换电路的关键模块，其速度、失调电压等性能的优劣对模数转换电路整体性能有着重要的影响，随着集成电路工艺的迅猛发展，晶体管的尺寸不断减小，迫使电源电压越来越低，伴随着电源电压的降低，信号幅度减小导致信噪比降低，进而导致噪声对电路的影响明显增大，因此需要利用轨对轨结构增大共模范围，减轻噪声因电源电压降低对电路造成的影响。传统的前置预放大动态锁存电路由于预放大器的增益使比较器总体的失调电压得到减小，但是随着预放大增益变大，整个比较器的速度会降低。
技术实现思路
针对现有技术的不足，本技术利用预放大器增益增大导致比较器速度降低以及失调电压减小的特点，给出了一种失调电压校正电路，目的在于提供一种低失调、高精度的轨对轨动态锁存比较器，可以在保证比较器速度的同时降低失调电压对整体电路的影响。本技术的有益效果：（1）本技术的轨对轨输入结构，在增大共模电压动态范围的同时，其预放大结构可降低失调电压；（2）本技术的失调电压校正电路采用了数字逻辑控制技术对MOS管进行修调，具有校正方便、精度高的特点；（3）本技术的失调电压校正电路可以通过改变MOS管宽长比的方式改变预放大器增益，权衡比较器速度和失调电压的关系，进而保证比较器的性能。本技术的技术方案如下：轨对轨动态锁存比较器除了通常的偏置电路、轨对轨输入电路、动态锁存电路、AB类输出电路外，还包括了一个失调电压校正电路。所述失调电压校正电路包括PMOS管MC1、MC2、MC3、MC4、MD1、MD2、MD3和MD4，开关S1、S2、S3、S4、K1、K2、K3和K4。PMOS管MC1、MC2、MC3和MC4的源极接电源VDD，PMOS管MC1的栅极、漏极与开关S1第一端子连接，PMOS管MC2的栅极、漏极与开关S2第一端子连接，PMOS管MC3的栅极、漏极与开关S3第一端子连接，PMOS管MC4的栅极、漏极与开关S4第一端子连接，开关S1、S2、S3和S4的第二端子与第一校正输出信号Control1连接。PMOS管MD1、MD2、MD3和MD4的源极接电源VDD，PMOS管MD1的栅极、漏极与开关K1第一端子连接，PMOS管MD2的栅极、漏极与开关K2第一端子连接，PMOS管MD3的栅极、漏极与开关K3第一端子连接，PMOS管MD4的栅极、漏极与开关K4第一端子连接，开关K1、K2、K3和K4的第二端子与第二校正输出信号Control2连接。另外，本技术还给出了一种优选的轨对轨输入电路，所述电路包括NMOS管N3、N4、N5、N6和N7，PMOS管P2、P3和P4。PMOS管P2的源极接电源VDD，PMOS管P2的栅极与第一偏置电压Vb1连接，PMOS管P2的漏极、P3的源极、P4的源极相互连接，PMOS管P3的栅极与NMOS管N3的栅极连接，PMOS管P4的栅极与NMOS管N4的栅极连接，PMOS管P3的漏极、NMOS管N5的漏极、栅极与PMOS差分对管第二电流IP-连接，PMOS管P4的漏极、NMOS管N6的漏极、栅极与PMOS差分对管第一电流IP+连接，NMOS管N3的漏极、NMOS差分对管第一电流In+与第一校正输出信号Control1连接，NMOS管N4的漏极、NMOS差分对管第二电流In-与第二校正输出信号Control2连接，NMOS管N3、N4的源极与NMOS管N7的漏极连接，NMOS管N7的栅极与第二偏置电压Vb2连接，NMOS管N5、N6、N7的源极接地。附图说明图1为本技术实施例偏置电路、轨对轨输入电路连接图。图2为本技术实施例动态锁存电路连接图。图3为本技术实施例AB类输出电路连接图。图4为本技术实施例失调电压校正电路连接图。图5为本技术实施例轨对轨比较器电路连接图。具体实施方式下面结合一个具体实施例详细的描述本技术的技术方案。图1所示为偏置电路和轨对轨输入电路，偏置电路包括电流源IBIAS，NMOS管N1、N2，PMOS管P1；电流源IBIAS通过N1和N2，P1和P2分别构成的两对电流镜为后级电路提供偏置电压。轨对轨输入电路包括NMOS管N3、N4、N5、N6、N7，PMOS管P2、P3、P4、MC、MD；P3和P4构成PMOS管差分输入对，N3和N4构成NMOS管差分输入对。该输入级有以下三种工作状态：（1）当共模输入电压较低时，P3和P4所构成的PMOS管差分输入对导通，而N3和N4构成的NMOS管差分输入对截止，此时跨导。（2）当共模输入电压较高时，P3和P4构成的PMOS管差分输入对截止，而N3和N4构成的NMOS管差分输入对导通，此时跨导。（3）当共模输入电压位于电源VDD和地中间时，P3、P4构成的PMOS管差分输入对和N3、N4构成的NMOS管差分输入对均导通，此时跨导。由上述可知，将PMOS管差分输入对和NMOS管差分输入对并联使用，可以实现共模输入电压的输入范围在0-VDD之间，解决了低电源电压情况下输入摆幅较小的问题；此外，该轨对轨输入电路中的N3、N4、MC、MD构成预放大级，预放大级可以将输入信号迅速放大，提高比较器速度。图2所示为动态锁存电路，包括NMOS管N8、N9、N10、N11、N12、N13、N14、N15，PMOS管P5、P6、P7、P8、P9、P10、P11、P12，用于产生高低电平信号。N13、N14为轨对轨输入电路NMOS差分对管输出所对应的输入对管，P6、P7为轨对轨输入电路PMOS差分对管输出所对应的输入对管，它们均工作在线性区，P9、P10、N11、N12构成正反馈锁存结构，N9、N10为时钟控制开关，P8、P11为复位管。当时钟信号（CLK）为低电平时，P8、P11导通，N9、N10截止，动态锁存电路两端输出信号均为低电平，电路处于复位状态。当CLK为高电平时，N9、N10导通，P8、P11截止，P9、P10、N11、N12构成的锁存结构开始工作，电路处于再生状态，即当轨对轨输入电路NMOS差分对管输出的信号VN+＞VN-，或轨对轨输入电路PMOS差分对管输出的信号VP+＞VP-时，由于N13、N14工作在线性区，由公式可知RONn13＜RONn14，故N14漏极电压减小速度比N11缓慢，而且N11漏极电压减小将导致P10栅极电压减小，进而导致P10漏极电压增大，P10漏极电压增大导致P9栅极电压增大，P9栅极电压增大促使P9漏极电压减小，进而导致N11漏极电压进一步减小，最终使P9漏极电压减至零，P10漏极电压增至VDD，即实现了动态锁存电路产生高低电平，当轨对轨输入电路差分对管输出信号相反时结论成立。图3所示为AB类输出电路，包括NMOS管N16、N17、N18、N19、N20，PMOS管P13、P14、P15、P16、P17，用本文档来自技高网...

【技术保护点】
1.一种低失调轨对轨动态锁存比较器，包括失调电压校正电路，其特征在于：所述失调电压校正电路包括PMOS管M

【技术特征摘要】
1.一种低失调轨对轨动态锁存比较器，包括失调电压校正电路，其特征在于：所述失调电压校正电路包括PMOS管MC1、MC2、MC3、MC4、MD1、MD2、MD3和MD4，开关S1、S2、S3、S4、K1、K2、K3和K4；PMOS管MC1、MC2、MC3和MC4的源极接电源VDD，PMOS管MC1的栅极、漏极与开关S1第一端子连接，PMOS管MC2的栅极、漏极与开关S2第一端子连接，PMOS管MC3的栅极、漏极与开关S3第一端子连接，PMOS管MC4的栅极、漏极与开关S4第一端子连接，开关S1、S2、S3和S4的第二端子与第一校正输出信号Control1连接；PMOS管MD1、MD2、MD3和MD4的源极接电源VDD，PMOS管MD1的栅极、漏极与开关K1第一端子连接，PMOS管MD2的栅极、漏极与开关K2第一端子连接，PMOS管MD3的栅极、漏极与开关K3第一端子连接，PMOS管MD4的栅极、漏极与开关K4第一端子连接，开关K1、K2、K3和K4的第二端子与第二校正输出信号Control2连接。

【专利技术属性】
技术研发人员：叶紫君，蔡超波，宋树祥，刘国园，李海盛，罗慧敏，刘珊珊，
申请(专利权)人：广西师范大学，
类型：新型
国别省市：广西;45