一种基于CFO自适应技术的时钟同步模块制造技术

本发明专利技术公开了一种基于CFO自适应技术的时钟同步模块，包括：同步单元，接收外部信号，并进行混频和解调；FPGA，通过CFO自适应技术控制同步单元进行误差纠偏；ADC，接收同步单元输出的解调信号并进行模数转换。所述同步单元为两级超外差结构。其中第一级混频所需的本振用DDS实现。ADC则采用高速采样高精度器件方案。本发明专利技术的实质性效果包括：在设计上仅依靠外部接收机电路结构的自然属性，利用FPGA做算法处理，进行频率自纠偏，使得链路上最终本地时钟和ADC时钟达到同步，算法简单实用，很实现误图率和误包率降低，射频性能也更优。

A clock synchronization module based on CFO adaptive technology

【技术实现步骤摘要】
一种基于CFO自适应技术的时钟同步模块
本专利技术涉及基于FPGA的嵌入式系统领域，特别涉及一种基于CFO自适应技术的时钟同步模块。
技术介绍
目前胶囊膀胱镜接收机存在本地时钟和ADC时钟不同步的问题，从而在解调时会造成在较弱环境下丢包率明显上升。遇到这样的情况，传统方式是依据相关纠偏码利用SDR技术做CFO校准，算法复杂，延时较大。另外例如公开号CN110350920A的专利技术公开了多通道ADC系统同步采样的装置及方法。公开(公告)号：CN205195718U的技术公开了一种基于FPGA的嵌入式网络同步系统，包括通过内部总线与其他模块通信的16/32位CPU核心模块、DMA控制器、RAM控制器、FLASH控制器、ADC控制器、GPIO控制器，所述基于FPGA的嵌入式网络同步系统还包括提供参考时钟并接收恢复时钟用于整个系统以实现网络时钟与系统时钟的同步的系统时钟产生模块、接收所述系统时钟产生模块提供的参考时钟并输出回复时钟的网络收发模块。上述技术在解决同步问题时的方式均比较复杂，对于误差性质的延时问题处理效果不佳，即使使用，解调时丢包率仍然较高。
技术实现思路
针对现有技术因时钟不同步导致解调丢包率较高的问题，本专利技术提供了一种基于CFO自适应技术的时钟同步模块，基于电路结构的自然属性，通过算法将时钟同步的误差抵消，大幅降低丢包率。以下是本专利技术的技术方案。一种基于CFO自适应技术的时钟同步模块，包括：同步单元，接收外部信号，并进行混频和解调；FPGA，通过CFO自适应技术控制同步单元进行误差纠偏；ADC，接收同步单元输出的解调信号并进行模数转换。作为优选，所述同步单元为两级超外差结构。作为优选，所述同步单元包括：晶振、DDS、混频器以及解调器，所述晶振连接DDS，并通过交流信号源连接解调器的第二输入端，DDS连接FPGA，并通过交流信号源连接混频器的第二输入端，混频器的第一输入端连接外部信号，混频器的输出端连接解调器的第一输入端，解调器的输出端连接ADC。其中第一级混频所需的本振用DDS实现。ADC则采用高速采样高精度器件方案。作为优选，所述FPGA用于获取晶振的频率以及原始误差，并通过在每一帧内做CFO估值，计算出混频器、解调器和DDS对应的误差，生成频率纠偏值并写入DDS后使得各点的频率值依次根据本地时钟为参考得到纠正。所述FPGA执行的计算过程包括：其中Δε0表示晶振原始误差，Δε1表示混频器误差，Δε2表示解调器误差，Δε3表示DDS误差，fl1表示混频器第二输入端频率，fl2表示解调器第二输入端频率，fDDS表示DDS频率，fc表示晶振频率；生成频率纠偏值：将DDS误差改写为Δε′3。由于每个时钟频率与晶振频率均存在误差，经过混频和解调后误差仍然存在，甚至被放大，因此计算出每一步的误差后，可以通过调整DDS的误差，从而影响混频器第二输入端频率，再影响后续的解调器以及ADC，最终实现通过纠偏的方式抵消误差，使得ADC采样时钟与本地时钟的误差趋近为零，从而达到解调的最优条件。作为优选，所述外部信号的来源为射频单元。本专利技术的实质性效果包括：在设计上仅依靠外部接收机电路结构的自然属性，利用FPGA做算法处理，进行频率自纠偏，使得链路上最终本地时钟和ADC时钟达到同步，算法简单实用，很实现误图率和误包率降低，射频性能也更优。附图说明图1是本专利技术实施例的原理示意图。具体实施方式下面将结合实施例，对本申请的技术方案进行描述。另外，为了更好的说明本专利技术，在下文中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本专利技术同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未做详细描述，以便于凸显本专利技术的主旨。实施例：如图1所示，是一种基于CFO自适应技术的时钟同步模块，包括：同步单元，接收外部信号，并进行混频和解调；FPGA，通过CFO自适应技术控制同步单元进行误差纠偏；ADC，接收同步单元输出的解调信号并进行模数转换。其中外部信号的来源为射频单元。本实施例的同步单元为两级超外差结构，其中第一级混频所需的本振用DDS实现。ADC则采用高速采样高精度器件方案。包括：晶振、DDS、混频器以及解调器，晶振连接DDS，并通过交流信号源T2连接解调器的第二输入端，DDS连接FPGA，并通过交流信号源T1连接混频器的第二输入端，混频器的第一输入端连接外部信号，混频器的输出端连接解调器的第一输入端，解调器的输出端连接ADC。其中FPGA用于获取晶振的频率以及原始误差，并通过在每一帧内做CFO估值，计算出混频器、解调器和DDS对应的误差，生成频率纠偏值并写入DDS后使得各点的频率值依次根据本地时钟为参考得到纠正。FPGA执行的计算过程包括：其中Δε0表示晶振原始误差，Δε1表示混频器误差，Δε2表示解调器误差，Δε3表示DDS误差，fl1表示混频器第二输入端频率，fl2表示解调器第二输入端频率，fDDS表示DDS频率，fc表示晶振频率；生成频率纠偏值：将DDS误差改写为Δε′3。另外图中的f1表示载波频率，140M/70M是第一中频频率，0±2.5MHz是第二中频频率，fc10～40MHz是晶振频率。由于每个时钟频率与晶振频率均存在误差，经过混频和解调后误差仍然存在，甚至被放大，因此计算出每一步的误差后，可以通过调整DDS的误差，从而影响混频器第二输入端频率的误差，再影响后续的解调器以及ADC，最终实现通过纠偏的方式抵消误差，使得ADC采样时钟与本地时钟的误差趋近为零，从而达到解调的最优条件。本实施例在设计上仅依靠外部接收机电路结构的自然属性，利用FPGA做算法处理，进行频率自纠偏，使得链路上最终本地时钟和ADC时钟达到同步，算法简单实用，很实现误图率和误包率降低，射频性能也更优。通过以上实施方式的描述，所属领域的技术人员可以了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中可以根据需要而将上述功能分配由不同的功能模块完成，即将具体装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是一个物理单元或多个物理单元，即可以位于一个地方，或者也可以分布到多个不同地方。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。另外，在本申请实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个可读取存储介质中。基于这样的理本文档来自技高网...

【技术保护点】
1.一种基于CFO自适应技术的时钟同步模块，其特征在于，包括：/n同步单元，接收外部信号，并进行混频和解调；/nFPGA，通过CFO自适应技术控制同步单元进行误差纠偏；/nADC，接收同步单元输出的解调信号并进行模数转换。/n

【技术特征摘要】
1.一种基于CFO自适应技术的时钟同步模块，其特征在于，包括：
同步单元，接收外部信号，并进行混频和解调；
FPGA，通过CFO自适应技术控制同步单元进行误差纠偏；
ADC，接收同步单元输出的解调信号并进行模数转换。


2.根据权利要求1所述的一种基于CFO自适应技术的时钟同步模块，其特征在于，所述同步单元为两级超外差结构。


3.根据权利要求1或2所述的一种基于CFO自适应技术的时钟同步模块，其特征在于，所述同步单元包括：晶振、DDS、混频器以及解调器，所述晶振连接DDS，并通过交流信号源连接解调器的第二输入端，DDS连接FPGA，并通过交流信号源连接混频器的第二输入端，混频器的第一输入端连接外部信号，混频器的输出端连接解调器的第一输入端，解调器的输出端连接ADC。


4.根据权利要求3所述的一种基于CFO自适应技术的时钟同步模块，其...

【专利技术属性】
技术研发人员：唐受功，朱国方，吴娟，
申请(专利权)人：杭州华冲科技有限公司，杭州华冲诊断设备有限公司，
类型：发明
国别省市：浙江;33