一种高速逐次逼近型模数转换电路及DAC权重分配方法组成比例

本发明专利技术公开了一种高速逐次逼近型模数转换电路及DAC权重分配方法，所述电路包括比较器、数模转换器和逐次逼近逻辑电路；所述比较器的正相输入端连接第一数模转换电容阵列的输出，反相输入端连接第二数模转换电容阵列的输出，复位输入端与异步时钟产生电路输出端连接，比较器输出比较结果、锁存就绪信号和比较时钟；所述逐次逼近逻辑电路的时钟输入端连接时钟信号，比较结果输入端连接比较器的比较结果输出，锁存就绪信号输入端连接比较器的锁存就绪信号输出；逐次逼近逻辑电路输出数字编码与数模转换器连接。所述方法包括以下步骤：1.重组电容阵列；2.将重组后的转换成单调电容开关时序的电容阵列。

A high speed successive approximation analog-to-digital converter and DAC weight distribution method

【技术实现步骤摘要】
一种高速逐次逼近型模数转换电路及DAC权重分配方法
本专利技术涉及模数转换
，尤其涉及一种高速逐次逼近型模数转换电路及DAC权重分配方法。
技术介绍
模数转换技术是将模拟信号转换成数字信号的一种技术。现实世界中出现的信号例如光强信号、心电图信号等都以模拟信号的形式出现，若需要将这些信号进行数字处理，则要将这些信号转换成数字信号。实现这一种技术的电路称为模数转换电路，而现今的模数转换电路多以半导体集成电路的形式实现。主流的半导体模数转换电路的结构有快闪型、逐次逼近型、流水线型和Sigma-Delta型等，其中逐次逼近型模数转换电路适用于诸如可穿戴设备和可植入式医疗设备等低功耗场合。传统的逐次逼近型模数电路包括比较器、数模转换器和逐次逼近逻辑电路三个部分，其中比较器由前置放大器和动态锁存器组成，比较器将数模转换器的输出与共模电压进行比较。SARADC的转换速度主要受到三部分的限制：DAC电容建立时间，比较器比较及复位时间，SAR(successiveapproximationregister)逻辑电路延时。随着工艺制作的进步，特征尺寸不断减小，使得比较器的速度可以达到上GHz，数字逻辑电路的时延更是能够低于ns级别。然而在高速的ADC设计中DAC电容建立时间却成为制约ADC转换速度的主要原因。
技术实现思路
本专利技术的目的在于克服现有技术的缺点与不足，提供一种高速逐次逼近型模数转换电路及DAC权重分配方法，该电路通过采用一种DAC(Digital-Analogconverter)权重电容重组方法和高能效的单调电容开关算法在同等精度下，与10位传统结构相比，电容面积减小了50％，速度得到大幅度提升。本专利技术至少通过如下技术方案之一实现。一种高速逐次逼近型模数转换电路，包括比较器、数模转换器和逐次逼近逻辑电路；所述比较器的正相输入端连接第一数模转换电容阵列的输出，反相输入端连接第二数模转换电容阵列的输出，复位输入端与异步时钟产生电路输出端连接，比较器输出比较结果、锁存就绪信号和比较时钟；所述逐次逼近逻辑电路的时钟输入端连接时钟信号，比较结果输入端连接比较器的比较结果输出，锁存就绪信号输入端连接比较器的锁存就绪信号输出，逐次逼近逻辑电路输出数字编码，逐次逼近逻辑电路输出数字编码与数模转换器连接。进一步地，所述数模转换器包括第一数模转换器和第二数模转换器；所述第一数模转换器的采样输入端连接第一模拟输入信号，第二数模转换器的采样输入端连接第二模拟输入信号，第一数字编码输入端连接逐次逼近逻辑电路输出的第一数字编码，第二数字编码输入端连接逐次逼近逻辑电路输出的第二数字编码。进一步地，所述比较器包括前置放大器、动态锁存器、锁存就绪信号产生电路和异步时钟产生电路I3；其中前置放大器的正相输入端作为比较器的正相输入端；前置放大器的反相输入端作为比较器的反相输入端；前置放大器的复位端作为比较器的复位输入端；前置放大器的正相输出端连接动态锁存器的正相输入端；前置放大器的反相输出端连接动态锁存器的反相输入端；动态锁存器的复位端作为比较器的时钟输入端；动态锁存器的正相输出端输出比较器的比较结果，并连接锁存就绪信号产生电路的第一输入端；动态锁存器反相输出端连接锁存就绪信号产生电路的第二输入端；锁存就绪信号产生电路的输出端输出锁存就绪信号；动态锁存器的正相输出端输出比较器的比较结果，并连接异步时钟产生电路的第一输入端；动态锁存器反相输出端连接异步时钟产生电路的第二输入端；异步时钟产生电路的输出端输出异步时钟信号。进一步地，所述锁存就绪信号产生电路包括第一反相器、第二反相器和非或门电路；其中第一反相器的输入端作为锁存就绪信号产生电路的第一输入端；第一反相器的输出端连接非或门电路的第一个输入端；第二反相器的输入端作为锁存就绪信号产生电路的第二输入端；第二反相器的输出端连接非或门电路的第二个输入端；非或门电路的输出端作为锁存就结信号产生电路的输出端。进一步地，所述异步时钟产生电路包括第一或非电路、第二或非电路和与非门电路；其中第一或非门的输入端作为异步时钟产生电路的第一输入端；第一或非电路的输出端连接与非电路的第一个输入端；第二或非电路的输入端作为异步时钟产生电路的第二输入端；第二或非电路的输出端连接与非门电路的第二个输入端；与非电路的输出端作为异步时钟产生电路的输出端。所述的高速逐次逼近型模数转换电路的DAC权重分配方法，包括以下步骤：步骤1、将数模转换器中电容阵列的最高位电容分成(512-64)+16+16+8+8+8+2+2+2+1+1，除最高位的472电容外，其余电容添加到后续电容上，重组后的电容阵列为【448(512-64)，256，144(128+16)，80(64+16)、40(32+8)、24(16+8)、16(8+8)、6(4+2)、4(2+2)、2(+2)、2(1+1)、1(+1)、1】；每一位的冗余范围为(128、64、32、16、16、8、0、4、2、2、0、0)；步骤2、将步骤1的电容序列转换成单调电容开关时序的电容阵列。进一步地，所述单调电容开关时序的电容阵列为(224，128，72，40，20，12，8，3，2，1，1，1)。进一步地，所述单调电容开关时序的控制包括以下步骤：步骤S1、采样阶段：第一输入电压通过第一采样开关的导通连接到第一数模转换器中电容阵列的上级板，第一数模转换器中电容阵列所有下极板连接到VREF；第二输入电压通过第二采样开关的导通连接到第二数模转换器中电容阵列的下级板，第二数模转换器中电容阵列的所有下极板也连接到VREF；步骤S2、采样结束后：采样开关断开，比较器直接进行第一次比较；如果第一输入电压大于第二输入电压，则MSB＝1，同时比较器第一输入端最大的电容接GND，比较器第二输入端最大电容保持不变；否则，MSB＝0，同时比较器第一输入端最大电容保持不变，比较器第二输入端最大电容接GND；步骤S3、比较器开始第二次比较，得到MSB-1位数字码，重复步骤S2直到LSB确定。本专利技术相对于现有技术具有如下的优点及效果：本专利技术电路中的DAC没有添加额外的冗余电容，跟有额外冗余电容的DAC电路相比，电路相对较简单。本专利技术将DAC权重电容重组，冗余的安排变得很方便，具体将传统二进制电容阵列的最高位电容分出一个小于MSB电容一半的若干个二进制电容之和然后将这若干个二进制电容添加到除MSB电容以外的电容上，通过采用高能效的单调电容开关算法，消耗的开关能量比传统结构减少了81％。本专利技术提出的电容重组方法在DAC电容面积、开关能耗以及SARADC的精度方面达到了很好的折衷。附图说明图1是本实施例高速逐次逼近型模数转换电路的结构组成框图；图2是本实施例高速逐次逼近型模数转换电路中比较器的结构组成框图；图3是本实施例高速逐次逼近型模数转换电路中比较器中锁存就绪信号产生电路组成框图；图4是本实施例高速逐次逼近型模数转换电路中比较器中异步时钟产生电路组本文档来自技高网...

【技术保护点】
1.一种高速逐次逼近型模数转换电路，其特征在于，包括比较器、数模转换器和逐次逼近逻辑电路；/n所述比较器的正相输入端连接第一数模转换电容阵列的输出，反相输入端连接第二数模转换电容阵列的输出，复位输入端与异步时钟产生电路输出端连接，比较器输出比较结果、锁存就绪信号和比较时钟；/n所述逐次逼近逻辑电路的时钟输入端连接时钟信号，比较结果输入端连接比较器的比较结果输出，锁存就绪信号输入端连接比较器的锁存就绪信号输出，逐次逼近逻辑电路输出数字编码，逐次逼近逻辑电路数字编码输出与数模转换器连接。/n

【技术特征摘要】
1.一种高速逐次逼近型模数转换电路，其特征在于，包括比较器、数模转换器和逐次逼近逻辑电路；
所述比较器的正相输入端连接第一数模转换电容阵列的输出，反相输入端连接第二数模转换电容阵列的输出，复位输入端与异步时钟产生电路输出端连接，比较器输出比较结果、锁存就绪信号和比较时钟；
所述逐次逼近逻辑电路的时钟输入端连接时钟信号，比较结果输入端连接比较器的比较结果输出，锁存就绪信号输入端连接比较器的锁存就绪信号输出，逐次逼近逻辑电路输出数字编码，逐次逼近逻辑电路数字编码输出与数模转换器连接。


2.根据权利要求1所述的一种高速逐次逼近型模数转换电路，其特征在于，所述数模转换器包括第一数模转换器和第二数模转换器；所述第一数模转换器的采样输入端连接第一模拟输入信号，第二数模转换器的采样输入端连接第二模拟输入信号，第一数字编码输入端连接逐次逼近逻辑电路输出的第一数字编码，第二数字编码输入端连接逐次逼近逻辑电路输出的第二数字编码。


3.根据权利要求1所述的一种高速逐次逼近型模数转换电路，其特征在于，所述比较器包括前置放大器(A1)、动态锁存器(I1)、锁存就绪信号产生电路(I2)和异步时钟产生电路I3；其中前置放大器(A1)的正相输入端作为比较器的正相输入端；前置放大器(A1)的反相输入端作为比较器的反相输入端；前置放大器(A1)的复位端作为比较器的复位输入端；前置放大器(A1)的正相输出端连接动态锁存器(I1)的正相输入端；前置放大器(A1)的反相输出端连接动态锁存器(I1)的反相输入端；动态锁存器(I1)的复位端作为比较器的时钟输入端；动态锁存器(I1)的正相输出端输出比较器的比较结果，并连接锁存就绪信号产生电路(I2)的第一输入端；动态锁存器(I1)反相输出端连接锁存就绪信号产生电路(I2)的第二输入端；锁存就绪信号产生电路(I2)的输出端输出锁存就绪信号；动态锁存器(I1)的正相输出端输出比较器的比较结果，并连接异步时钟产生电路(I3)的第一输入端；动态锁存器(I1)反相输出端连接异步时钟产生电路(I3)的第二输入端；异步时钟产生电路(I3)的输出端输出异步时钟信号。


4.根据权利要求3所述的一种高速逐次逼近型模数转换电路，其特征在于，所述锁存就绪信号产生电路(I2)包括第一反相器(I21)、第二反相器(I22)和非或门电路(I23)；其中第一反相器(I21)的输入端作为锁存就绪信号产生电路(I2)的第一输入端；第一反相器(I21)的输出端连接非或门电路(I23)的第一个输入端；第二反相器(I22)的输入端作为锁存就绪信号产生电路(I2)的第二输入端...

【专利技术属性】
技术研发人员：吴彤彤，贺小勇，
申请(专利权)人：华南理工大学，
类型：发明
国别省市：广东;44