功率器件及其成型方法技术

本发明专利技术涉及一种功率器件及其成型方法，功率器件包括：外延层，设置有依次分布的多个晶体管单元，每个晶体管单元内形成有相互间隔设置的多个发射极沟槽和一个栅极沟槽且一个栅极沟槽设置于相邻两个发射极沟槽之间，发射极沟槽的深度大于栅极沟槽的深度；栅极，设置于栅极沟槽并在栅极沟槽与外延层绝缘设置；冗余发射极，设置于发射极沟槽并在发射极沟槽与外延层绝缘设置。本发明专利技术实施例提供的功率器件及其成型方法，能够满足功率器件的功能需求，同时能够降低功率器件的饱和压降以及关断损耗，优化功率器件的性能。

Power device and its forming method

【技术实现步骤摘要】
功率器件及其成型方法
本专利技术涉及于半导体器件领域
，特别是涉及一种功率器件及其成型方法。
技术介绍
IGBT(InsulatedGateBipolarTransistor，绝缘栅双极型晶体管)器件是一种电压控制的MOS/BJT复合型器件，具有输入阻抗高、输入驱动功率小、导通压降低、电流容量大、开关速度快等优点。由于IGBT独特的、不可取代的性能优势使其自推出实用型产品便在诸多领域得到广泛的应用，例如：太阳能发电、风力发电、动车、高铁、新能源汽车以及众多能量转换领域。随着技术的发展，对功率器件的性能要求越来越高，然而，已有的功率器件因结构设计不合理，导致功率器件的关断损耗(Eoff)较高，不利于功率器件的发展。因此，亟需一种新的功率器件及其成型方法。
技术实现思路
本专利技术实施例提供一种功率器件及其成型方法，能够满足功率器件的功能需求，同时能够降低功率器件的关断损耗，优化功率器件的性能。一方面，根据本专利技术实施例提出了一种功率器件，包括：外延层，设置有依次分布的多个晶体管单元，每个晶体管单元内形成有相互间隔设置的多个发射极沟槽和一个栅极沟槽且一个栅极沟槽设置于相邻两个发射极沟槽之间，发射极沟槽的深度大于栅极沟槽的深度；栅极，设置于栅极沟槽并在栅极沟槽内与外延层绝缘设置；冗余发射极，设置于发射极沟槽并在发射极沟槽内与外延层绝缘设置。根据本专利技术实施例的一个方面，发射极沟槽的深度与栅极沟槽的深度之间的差值为0.3um～3um。根据本专利技术实施例的一个方面，在发射极沟槽以及栅极沟槽的排布方向上，发射极沟槽的宽度大于栅极沟槽的宽度。根据本专利技术实施例的一个方面，发射极沟槽的宽度与栅极沟槽的宽度之间的差值为0.2um～0.5um。根据本专利技术实施例的一个方面，外延层包括依次排布的漂移层以及体区，漂移层配置为第一导电类型，体区配置为第二导电类型，发射极沟槽以及栅极沟槽贯穿体区并向漂移层延伸。根据本专利技术实施例的一个方面，外延层还包括载流子存储区，载流子存储区位于体区面向漂移层的一侧，发射极沟槽穿过载流子存储区伸入漂移层，栅极沟槽部分伸入载流子存储区。根据本专利技术实施例的一个方面，功率器件还包括：发射区，配置为第一导电类型的重掺杂区，发射区位于体区的背离衬底侧的表面，并且围绕于栅极沟槽的横向的至少部分周边；绝缘层，覆盖外延层远离漂移层侧的表面；发射极互连，位于绝缘层上，发射极互连经由贯穿绝缘层的过孔与发射区耦合。根据本专利技术实施例的一个方面，发射极互连还经由贯穿绝缘层的过孔与体区耦合。另一方面，根据本专利技术实施例提出了一种功率器件的成型方法，包括：提供至少部分具有第一导电类型的结构层，结构层具有相背的第一表面和第二表面；图案化结构层，形成自第一表面至结构层内部延伸、且相互间隔排布的多个栅极沟槽以及多个发射极沟槽，每个栅极沟槽位于相邻两个发射极沟槽之间，发射极沟槽的深度大于栅极沟槽的深度；在栅极沟槽以及发射极沟槽的内壁形成分隔层；向发射极沟槽填充形成冗余发射极并向栅极沟槽填充形成栅极；自第一表面进行第二导电类型的掺杂，形成体区；围绕于栅极沟槽的横向的至少部分周边、在体区的背离第二表面的一侧进行第一导电类型的重掺杂，得到发射区。根据本专利技术实施例的另一个方面，在发射极沟槽以及栅极沟槽的排布方向上，发射极沟槽的宽度大于栅极沟槽的宽度，多个栅极沟槽以及多个发射极沟槽一次成型。根据本专利技术实施例的另一个方面，功率器件的成型方法还包括：形成覆盖第一表面的绝缘层；图案化绝缘层，形成贯穿绝缘层的过孔；在绝缘层上形成发射极互连，发射极互连通过过孔与发射区耦合。根据本专利技术实施例提供的功率器件及其成型方法，功率器件的外延层上具有发射极沟槽以及栅极沟槽，发射极沟槽内形成有冗余发射极，栅极沟槽内形成有栅极，由于发射极沟槽的深度大于栅极沟槽的深度，相对于现有技术，在同等饱和压降的情况下，本专利技术实施例提供的功率器能够进一步降关断损耗，提高短路能力，优化功率器件的性能。附图说明下面将参考附图来描述本专利技术示例性实施例的特征、优点和技术效果。图1是本专利技术一个实施例的功率器件的截面结构示意图图2是图1中A处的局部放大示意图；图3是图1中B处的局部放大示意图；图4是本专利技术一个实施例提供的功率器件与传统的功率器件的性能对比曲线图；图5是本专利技术一个实施例的功率器件的成型方法的流程示意图；图6至图14是本专利技术一个实施例提供的功率器件的成型方法对应各阶段的截面结构示意图。其中：10-外延层；11-漂移层；12-体区；13-载流子存储区；14-场截止层；20-晶体管单元；21-发射极沟槽；22-栅极沟槽；30-栅极；40-冗余发射极；50-集电极互连；60-发射区；70-分隔层；80-绝缘层；81-过孔；90-发射极互连；100-结构层；110-衬底；120-外延区域；S1-第一表面；S2-第二表面；X-竖向；Y-横向。在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。具体实施方式下面将详细描述本专利技术的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本专利技术的全面理解。但是，对于本领域技术人员来说很明显的是，本专利技术可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本专利技术的示例来提供对本专利技术的更好的理解。在附图和下面的描述中，至少部分的公知结构和技术没有被示出，以便避免对本专利技术造成不必要的模糊；并且，为了清晰，可能夸大了部分结构的尺寸。此外，下文中所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”为了更好地理解本专利技术，下面结合图1至图14根据本专利技术实施例的功率器件及其成型方法进行详细描述。本专利技术实施例提供一种功率器件。在本申请中，术语“功率器件”指在制造功率器件的各个步骤中形成的整个功率器件的统称，包括已经形成的所有层或区域。本专利技术实施例的功率器件可以是功率金属氧化物半导体场效应管(Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)、绝缘栅双极型晶体管(InsulatedGateBipolarTransistor，IGBT)等，在下文中将以IGBT的结构为例说明该功率器件。可以理解，本专利技术实施例的功率器件还可以是其它与IGBT类似结构的各种类型的半导体功率器件。图1是本专利技术一个实施例的功率器件的截面结构示意图，该功率器件100可本文档来自技高网...

【技术保护点】
1.一种功率器件，其特征在于，包括：/n外延层，设置有依次分布的多个晶体管单元，每个所述晶体管单元内形成有相互间隔设置的多个发射极沟槽和一个栅极沟槽且所述栅极沟槽设置于相邻两个所述发射极沟槽之间，所述发射极沟槽的深度大于所述栅极沟槽的深度；/n栅极，设置于所述栅极沟槽并在所述栅极沟槽内与所述外延层绝缘设置；/n冗余发射极，设置于所述发射极沟槽并在所述发射极沟槽内与所述外延层绝缘设置。/n

【技术特征摘要】
1.一种功率器件，其特征在于，包括：
外延层，设置有依次分布的多个晶体管单元，每个所述晶体管单元内形成有相互间隔设置的多个发射极沟槽和一个栅极沟槽且所述栅极沟槽设置于相邻两个所述发射极沟槽之间，所述发射极沟槽的深度大于所述栅极沟槽的深度；
栅极，设置于所述栅极沟槽并在所述栅极沟槽内与所述外延层绝缘设置；
冗余发射极，设置于所述发射极沟槽并在所述发射极沟槽内与所述外延层绝缘设置。


2.根据权利要求1所述的功率器件，其特征在于，所述发射极沟槽的深度与所述栅极沟槽的深度之间的差值为0.3um～3um。


3.根据权利要求1所述的功率器件，其特征在于，在所述发射极沟槽以及所述栅极沟槽的排布方向上，所述发射极沟槽的宽度大于所述栅极沟槽的宽度。


4.根据权利要求3所述的功率器件，其特征在于，所述发射极沟槽的宽度与所述栅极沟槽的宽度之间的差值为0.2um～0.5um。


5.根据权利要求1所述的功率器件，其特征在于，所述外延层包括依次排布的漂移层以及体区，所述漂移层配置为第一导电类型，所述体区配置为第二导电类型，所述发射极沟槽以及所述栅极沟槽贯穿所述体区并向所述漂移层延伸。


6.根据权利要求5所述的功率器件，其特征在于，所述外延层还包括载流子存储区，所述载流子存储区位于所述体区面向所述漂移层的一侧，所述发射极沟槽穿过所述载流子存储区伸入所述漂移层，所述栅极沟槽部分伸入所述载流子存储区。


7....

【专利技术属性】
技术研发人员：李东升，章剑锋，朱林佩，
申请(专利权)人：瑞能半导体科技股份有限公司，
类型：发明
国别省市：江西;36