一种8位RISC-CPU系统技术方案

本发明专利技术公开了一种8位RISC‑CPU系统。包括指令寄存器、指令译码器、数据存储器寻址单元、程序计数器、累加器、算术逻辑运算单元、中断处理单元和堆栈处理单元；指令寄存器接收程序指令后传输至指令译码器以及算术逻辑运算单元；指令译码器将程序指令翻译后传输至程序计数器；数据存储器寻址单元将数据传输至累加器和算术逻辑运算单元。本发明专利技术通过优化地址分区，生成一个无论数据存储器多大都不用切页、实现一条指令寻址的多映射区，并把使用频繁的特殊功能寄存器和部分通用寄存器放在该区，只有在用的单映射区的通用寄存器时切页，从而实现高效寻址，提高代码效率。

An 8-bit risc-cpu system

【技术实现步骤摘要】
一种8位RISC-CPU系统
本专利技术属于集成电路
，特别是涉及一种8位RISC-CPU系统。
技术介绍
随着集成电路的发展，集成芯片的应用越来越广泛，CPU是这些集成电路中最常见、最核心的部件，目前主要有CISC(复杂指令集)和RISC(精简指令集)两种结构的CPU，两种架构的CPU各有各的特点，而RISCCPU凭借指令集精简、指令长度固定、译码系统小而简、绝大多数指令在一个周期内完成等优点，应用正在日益扩大。当然，RISCCPU也有缺点，比如寻址方式不够灵活，尤其是当数据存储器较大时，代码效率和寻址效率会降低。
技术实现思路
本专利技术的目的在于提供一种8位RISC-CPU系统，通过优化地址分区，生成一个无论数据存储器多大都不用切页、实现一条指令寻址的多映射区，并把使用频繁的特殊功能寄存器和部分通用寄存器放在该区，只有在用的单映射区的通用寄存器时切页，从而实现高效寻址，提高代码效率。为解决上述技术问题，本专利技术是通过以下技术方案实现的：本专利技术为一种8位RISC-CPU系统，包括：指令寄存器，所述指令寄存器用于寄存程序指令；指令译码器，所述指令译码器用于翻译程序指令；数据存储器寻址单元；所述数据存储器寻址单元根据指令寄存器内的程序指令选择寻址方式以及目标地址；程序计数器，所述程序计数器用于提供下一条指令的地址，并根据指令寄存器内寄存的当前程序指令控制程序顺序执行或跳转；累加器；所述累加器用于传输数据或存放运算结果；算术逻辑运算单元，所述算术逻辑运算单元用于根据指令译码器翻译的指令选择数据存储器寻址单元指向地址所存储的数据，或者累加器内的数据，或者指令寄存器内的程序指令包含的立即数作为输入数据，进行算术或逻辑运算，并输出运算结果；中断处理单元，所述中断处理单元用于处理中断事务；堆栈处理单元，所述堆栈处理单元用于处理程序跳转时的压栈、出栈操作；所述指令寄存器接收程序指令后传输至指令译码器以及算术逻辑运算单元；其中，所述指令译码器将程序指令翻译后传输至程序计数器；所述数据存储器寻址单元将数据传输至累加器和算术逻辑运算单元。优选地，所述数据存储器寻址单元包括4种寻址方式，其中。寻址方式包括1种直接寻址以及3种间接寻址，所述间接寻包括间接寻址0、间接寻址1和间接寻址2，其中，目标地址存在在寄存器中，所述寄存器包括有寄存器BSR0、寄存器BSR1、寄存器FSR0和寄存器FSR1。优选地，所述直接寻址由寄存器BSR0[n-1:1]和指令寄存器内的程序指令包含的地址数据INST[8:0]组成n+8位地址{BSR0[n-1:1],INST[8:0]},n小于8。优选地，所述间接寻址0由寄存器BSR0[n-1:0]和FSR0[7:0]组成n+8位地址{BSR0[n-1:0],FSR0[7:0]},其中n小于8；所述间接寻址1由寄存器BSR1[n-1:0]和FSR1[7:0]组成n+8位地址{BSR1[n-1:0],FSR1[7:0]},其中n小于8；所述间接寻址2由寄存器FSR1[n-1:0]和FSR0[7:0]组成n+8位地址{FSR1[n-1:0],FSR0[7:0]},其中n小于8。优选地，所述间接寻址还包括3个间接寻址操作寄存器INDF0、INDF1、INDF2，分别对应间接寻址0、间接寻址1、间接寻址2。本专利技术具有以下有益效果：本专利技术通过优化地址分区，生成一个无论数据存储器多大都不用切页、实现一条指令寻址的多映射区，并把使用频繁的特殊功能寄存器和部分通用寄存器放在该区，只有在用的单映射区的通用寄存器时切页，从而实现高效寻址，提高代码效率。当然，实施本专利技术的任一产品并不一定需要同时达到以上所述的所有优点。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术的一种8位RISC-CPU系统的结构框图；图2为本专利技术的数据存储器结构图；图3为本专利技术的数据存储器寻址模式示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。请参阅图1所示，本专利技术为一种8位RISC-CPU系统，包括：指令寄存器，指令寄存器用于寄存程序指令；从ROM取出的程序指令，程序指令固定长度16位，由操作码、数据存储器地址、ROM地址、立即数或寄存器位信息中的一个或两个组成，其中只有操作码是必不可少的；指令译码器，指令译码器用于翻译程序指令；本专利技术的指令集按操作的对象可分为寄存器操作指令、位操作指令、立即数操作指令、特殊指令和分支指令；数据存储器寻址单元；数据存储器寻址单元根据指令寄存器内的程序指令选择寻址方式以及目标地址；程序计数器，程序计数器用于提供下一条指令的地址，并根据指令寄存器内寄存的当前程序指令控制程序顺序执行或跳转；指令寄存器就是从该程序计数器所指向的ROM地址取指令的，程序计数器要根据指令寄存器内寄存的当前程序指令，确定下一个值，有以下几种情况：不变、增加一个量、增加两个量、载入中断向量、载入程序跳转的目标地址值、载入堆栈出栈值、载入复位值；累加器；累加器用于传输数据或存放运算结果；算术逻辑运算单元，算术逻辑运算单元用于根据指令译码器翻译的指令选择数据存储器寻址单元指向地址所存储的数据，或者累加器内的数据，或者指令寄存器内的程序指令包含的立即数作为输入数据，进行算术或逻辑运算，并输出运算结果；中断处理单元，中断处理单元用于处理中断事务；其中通过配置字选择1个中断向量或多个中断向量，最大支持16个中断向量，多中断向量支持2级优先级设置，并且在响应中断时自动把程序计数器压栈；堆栈处理单元，堆栈处理单元用于处理程序跳转时的压栈、出栈操作；指令寄存器接收程序指令后传输至指令译码器以及算术逻辑运算单元；其中，指令译码器将程序指令翻译后传输至程序计数器；数据存储器寻址单元将数据传输至累加器和算术逻辑运算单元。优选地，数据存储器寻址单元包括4种寻址方式，其中。寻址方式包括1种直接寻址以及3种间接寻址，间接寻包括间接寻址0、间接寻址1和间接寻址2，其中，目标地址存在在寄存器中，寄存器包括有寄存器BSR0、寄存器BSR1、寄存器FSR0和寄存器FSR1。其中，直接寻址由寄存器BSR0[n-1:1]和指令寄存器内的程序指令包含的地址数据INST[8:0]组成n+8位地址{BSR0[n-1:1],INST[8:0]},n小于8。...

【技术保护点】
1.一种8位RISC-CPU系统，其特征在于，包括：/n指令寄存器，所述指令寄存器用于寄存程序指令；/n指令译码器，所述指令译码器用于翻译程序指令；/n数据存储器寻址单元；所述数据存储器寻址单元根据指令寄存器内的程序指令选择寻址方式以及目标地址；/n程序计数器，所述程序计数器用于提供下一条指令的地址，并根据指令寄存器内寄存的当前程序指令控制程序顺序执行或跳转；/n累加器；所述累加器用于传输数据或存放运算结果；/n算术逻辑运算单元，所述算术逻辑运算单元用于根据指令译码器翻译的指令选择数据存储器寻址单元指向地址所存储的数据，或者累加器内的数据，或者指令寄存器内的程序指令包含的立即数作为输入数据，进行算术或逻辑运算，并输出运算结果；/n中断处理单元，所述中断处理单元用于处理中断事务；/n堆栈处理单元，所述堆栈处理单元用于处理程序跳转时的压栈、出栈操作；/n所述指令寄存器接收程序指令后传输至指令译码器以及算术逻辑运算单元；其中，所述指令译码器将程序指令翻译后传输至程序计数器；/n所述数据存储器寻址单元将数据传输至累加器和算术逻辑运算单元。/n

【技术特征摘要】
1.一种8位RISC-CPU系统，其特征在于，包括：
指令寄存器，所述指令寄存器用于寄存程序指令；
指令译码器，所述指令译码器用于翻译程序指令；
数据存储器寻址单元；所述数据存储器寻址单元根据指令寄存器内的程序指令选择寻址方式以及目标地址；
程序计数器，所述程序计数器用于提供下一条指令的地址，并根据指令寄存器内寄存的当前程序指令控制程序顺序执行或跳转；
累加器；所述累加器用于传输数据或存放运算结果；
算术逻辑运算单元，所述算术逻辑运算单元用于根据指令译码器翻译的指令选择数据存储器寻址单元指向地址所存储的数据，或者累加器内的数据，或者指令寄存器内的程序指令包含的立即数作为输入数据，进行算术或逻辑运算，并输出运算结果；
中断处理单元，所述中断处理单元用于处理中断事务；
堆栈处理单元，所述堆栈处理单元用于处理程序跳转时的压栈、出栈操作；
所述指令寄存器接收程序指令后传输至指令译码器以及算术逻辑运算单元；其中，所述指令译码器将程序指令翻译后传输至程序计数器；
所述数据存储器寻址单元将数据传输至累加器和算术逻辑运算单元。


2.根据权利要求1所述的一种8位RISC-CPU系统，其特征在于，所述数据存储器寻址单元包括4种寻址方式，其中。寻址方式包括1种直接寻址以及3种间接寻址，...

【专利技术属性】
技术研发人员：岳卫杰，
申请(专利权)人：合肥磐芯电子有限公司，
类型：发明
国别省市：安徽;34