一种8位RISC-CPU系统技术方案

本发明专利技术公开了一种8位RISC‑CPU系统。包括指令寄存器、指令译码器、数据存储器寻址单元、程序计数器、累加器、算术逻辑运算单元、中断处理单元和堆栈处理单元；指令寄存器接收程序指令后传输至指令译码器以及算术逻辑运算单元；指令译码器将程序指令翻译后传输至程序计数器；数据存储器寻址单元将数据传输至累加器和算术逻辑运算单元。本发明专利技术通过优化地址分区，生成一个无论数据存储器多大都不用切页、实现一条指令寻址的多映射区，并把使用频繁的特殊功能寄存器和部分通用寄存器放在该区，只有在用的单映射区的通用寄存器时切页，从而实现高效寻址，提高代码效率。

An 8-bit risc-cpu system

【技术实现步骤摘要】
一种8位RISC-CPU系统
本专利技术属于集成电路
，特别是涉及一种8位RISC-CPU系统。
技术介绍
随着集成电路的发展，集成芯片的应用越来越广泛，CPU是这些集成电路中最常见、最核心的部件，目前主要有CISC(复杂指令集)和RISC(精简指令集)两种结构的CPU，两种架构的CPU各有各的特点，而RISCCPU凭借指令集精简、指令长度固定、译码系统小而简、绝大多数指令在一个周期内完成等优点，应用正在日益扩大。当然，RISCCPU也有缺点，比如寻址方式不够灵活，尤其是当数据存储器较大时，代码效率和寻址效率会降低。
技术实现思路
本专利技术的目的在于提供一种8位RISC-CPU系统，通过优化地址分区，生成一个无论数据存储器多大都不用切页、实现一条指令寻址的多映射区，并把使用频繁的特殊功能寄存器和部分通用寄存器放在该区，只有在用的单映射区的通用寄存器时切页，从而实现高效寻址，提高代码效率。为解决上述技术问题，本专利技术是通过以下技术方案实现的：本专利技术为一种8位RISC-CPU系统，包括：指令本文档来自技高网...

【技术保护点】
1.一种8位RISC-CPU系统，其特征在于，包括：/n指令寄存器，所述指令寄存器用于寄存程序指令；/n指令译码器，所述指令译码器用于翻译程序指令；/n数据存储器寻址单元；所述数据存储器寻址单元根据指令寄存器内的程序指令选择寻址方式以及目标地址；/n程序计数器，所述程序计数器用于提供下一条指令的地址，并根据指令寄存器内寄存的当前程序指令控制程序顺序执行或跳转；/n累加器；所述累加器用于传输数据或存放运算结果；/n算术逻辑运算单元，所述算术逻辑运算单元用于根据指令译码器翻译的指令选择数据存储器寻址单元指向地址所存储的数据，或者累加器内的数据，或者指令寄存器内的程序指令包含的立即数作为输入数据，进...

【技术特征摘要】
1.一种8位RISC-CPU系统，其特征在于，包括：
指令寄存器，所述指令寄存器用于寄存程序指令；
指令译码器，所述指令译码器用于翻译程序指令；
数据存储器寻址单元；所述数据存储器寻址单元根据指令寄存器内的程序指令选择寻址方式以及目标地址；
程序计数器，所述程序计数器用于提供下一条指令的地址，并根据指令寄存器内寄存的当前程序指令控制程序顺序执行或跳转；
累加器；所述累加器用于传输数据或存放运算结果；
算术逻辑运算单元，所述算术逻辑运算单元用于根据指令译码器翻译的指令选择数据存储器寻址单元指向地址所存储的数据，或者累加器内的数据，或者指令寄存器内的程序指令包含的立即数作为输入数据，进行算术或逻辑运算，并输出运算结果；
中断处理单元，所述中断处理单元用于处理中断事务；
堆栈处理单元，所述堆栈处理单元用于处理程序跳转时的压栈、出栈操作；
所述指令寄存器接收程序指令后传输至指令译码器以及算术逻辑运算单元；其中，所述指令译码器将程序指令翻译后传输至程序计数器；
所述数据存储器寻址单元将数据传输至累加器和算术逻辑运算单元。


2.根据权利要求1所述的一种8位RISC-CPU系统，其特征在于，所述数据存储器寻址单元包括4种寻址方式，其中。寻址方式包括1种直接寻址以及3种间接寻址，...

【专利技术属性】
技术研发人员：岳卫杰，
申请(专利权)人：合肥磐芯电子有限公司，
类型：发明
国别省市：安徽;34