用于集成电路的防止故障注入控制信号的方法及集成电路技术

本发明专利技术将包括N个正反器和M+1个数字比较器的电路置于集成电路中；M+1个数字比较器的第一输入端均与由所述N个正反器输出组成的N比特二进制数相连；M+1个数字比较器的第二输入端分别与一个互不相等的N比特二进制常数相连；其中，M+1个数字比较器中的一个数字比较器的第二输入端连接的N比特二进制常数为所述N个正反器重置后的输出组成的二进制常数，除该数字比较器外的其它M个数字比较器的输出作为控制信号；对M+1个数字比较器的输出进行或非运算，判断出故障注入控制信号的侦测结果。本发明专利技术能够防止控制信号受故障注入影响从非使能状态变成使能状态，同时侦测出控制信号的故障注入。

Method and integrated circuit of preventing fault injection control signal for integrated circuit

【技术实现步骤摘要】
用于集成电路的防止故障注入控制信号的方法及集成电路
本专利技术涉及集成电路，特别是一种用于集成电路的防止故障注入控制信号的方法及对应的集成电路，一种用于集成电路的故障注入控制信号的侦测方法及对应的集成电路，及包括所述集成电路的系统。
技术介绍
集成电路具有体积小、功能集成度高且低功耗等优点，但是容易遭受恶意故障注入，使芯片内正反器的逻辑值产生改变，进而引发误动作。传统集成电路中的数字电路通常是以单一正反器(Flip-Flop)的输出作为控制信号。单一正反器容易受到故障注入攻击，一旦单一正反器受到攻击，其逻辑值会由0变1，或者由1变0，从而导致该正反器对应的控制信号会被故障注入完全操控，进而引发误动作。
技术实现思路
本专利技术的主要目的在于克服现有技术中的上述缺陷，提出一种用于集成电路的防止故障注入控制信号的方法、一种用于集成电路的故障注入控制信号的侦测方法及对应的集成电路，能够防止控制信号受故障注入影响从非使能状态变成使能状态，同时侦测出控制信号的故障注入。本专利技术采用如下技术方案：根据本专利技术的一方面，提供一种用于集成电路的防止故障注入控制信号的方法，将包括N(N>＝2)个正反器和M(M>＝1)个数字比较器的电路置于所述集成电路中；所述M个数字比较器的第一输入端均与由所述N个正反器输出组成的N比特二进制数相连；所述M个数字比较器的第二输入端分别与一个互不相等的N比特二进制常数相连；所述M个数字比较器的输出作为控制信号。根据本专利技术的一个实施方式，所述正反器为D型正反器；所述D型正反器的输入端受所述集成电路的其他电路控制。根据本专利技术的第二方面，提供一种用于集成电路的故障注入控制信号的侦测方法，将包括N(N>＝2)个正反器和M+1(M>＝1)个数字比较器的电路置于所述集成电路中；所述M+1个数字比较器的第一输入端均与由所述N个正反器输出组成的N比特二进制数相连；所述M+1个数字比较器的第二输入端分别与一个互不相等的N比特二进制常数相连；其中，所述M+1个数字比较器中的一个数字比较器的第二输入端连接的N比特二进制常数为所述N个正反器重置后的输出组成的二进制常数，除该数字比较器外的其它M个数字比较器的输出作为控制信号；对所述M+1个数字比较器的输出进行或非运算，基于所述或非运算结果，判断出故障注入控制信号的侦测结果。根据本专利技术的一个实施方式，所述正反器为D型正反器；所述D型正反器的输入端受所述集成电路的其他电路控制。根据本专利技术的第三方面，提供一种集成电路，所述集成电路包括N(N>＝2)个正反器和M(M>＝1)个数字比较器；所述M个数字比较器的第一输入端均与由所述N个正反器输出组成的N比特二进制数相连；所述M个数字比较器的第二输入端分别与一个互不相等的N比特二进制常数相连；所述M个数字比较器的输出作为控制信号。根据本专利技术的一个实施方式，所述正反器为D型正反器；所述D型正反器的输入端受所述集成电路的其他电路控制。根据本专利技术的第四方面，提供一种集成电路，所述集成电路包括N(N>＝2)个正反器和M+1(M>＝1)个数字比较器；所述M+1个数字比较器的第一输入端均与由所述N个正反器输出组成的N比特二进制数相连；所述M+1个数字比较器的第二输入端分别与一个互不相等的N比特二进制常数相连；其中，所述M+1个数字比较器中的一个数字比较器的第二输入端连接的N比特二进制常数为所述N个正反器重置后的输出组成的二进制常数，除该数字比较器外的其它M个数字比较器的输出作为控制信号；对所述M+1个数字比较器的输出进行或非运算，基于所述或非运算结果，判断出故障注入控制信号的侦测结果。根据本专利技术的一个实施方式，所述正反器为D型正反器；所述D型正反器的输入端受所述集成电路的其他电路控制。根据本专利技术的一个实施方式，所述集成电路还包括一或非门；对所述M+1个数字比较器的输出进行或非运算通过所述或非门实现；所述或非门的输入端与所述M+1个数字比较器的输出端分别相连；基于所述或非门的输出，判断出故障注入控制信号的侦测结果。根据本专利技术的第五方面，提供一种系统，所述系统包括如以上所描述的用于防止故障注入控制信号的集成电路，所述系统包括芯片卡或计算系统。根据本专利技术的第六方面，提供一种系统，所述系统包括如以上所描述的用于侦测故障注入控制信号的集成电路，所述系统包括芯片卡或计算系统。由上述对本专利技术的描述可知，与现有技术相比，本专利技术具有如下有益效果：(1)本专利技术一种用于集成电路的防止故障注入控制信号的方法及对应的集成电路，通过若干正反器与若干比较器的组合实现对数字电路控制信号的保护，防止控制信号受故障注入影响从非使能状态变成使能状态，且所述正反器的个数越多，故障注入控制信号的难度越大，即保护效果越好；同时具有简单易实现的优点，可容易整合于芯片内；(2)本专利技术一种用于集成电路的故障注入控制信号的侦测方法及对应的集成电路，通过若干正反器、若干比较器及或非门的组合，既能防止控制信号受故障注入影响从非使能状态变成使能状态，又能实现对故障注入控制信号的侦测；同时具有简单易实现的优点，可容易整合于芯片内，芯片可依据侦测结果来进行故障注入发生后的必要处理，实现对芯片的保护。上述说明仅是本专利技术技术方案的概述，为了能够更清楚地了解本专利技术的技术手段，从而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其他目的、特征和优点能够更明显易懂，以下列举本专利技术的具体实施方式。根据下文结合附图对本专利技术具体实施例的详细描述，本领域技术人员将会更加明了本专利技术的上述及其他目的、优点和特征。附图说明图1为本专利技术实施例一的电路示意图；图2为本专利技术实施例二的电路示意图一；图3为本专利技术实施例二的电路示意图二；图4为本专利技术实施例二的4位数字比较器的具体实现。具体实施方式以下通过具体实施方式对本专利技术作进一步的描述。实施例一一方面，提供一种用于集成电路的防止故障注入控制信号的方法，用于防止控制信号受故障注入影响从非使能状态变成使能状态；将包括N(N>＝2)个正反器和M(M>＝1)个数字比较器的电路置于所述集成电路中；所述M个数字比较器的第一输入端均与由所述N个正反器输出组成的N比特二进制数相连；所述M个数字比较器的第二输入端分别与一个互不相等的N比特二进制常数相连；所述M个数字比较器的输出作为控制信号。需要说明的是，本专利技术实施方式中，将以逻辑0表示非使能，逻辑1表示使能进行说明。具体的，参见图1所示，本实施方式包括N个D型正反器FF0～FFN-1和M个比较器Comparator。所述N个正反器的输入为D[N-1:0]，输出为Q[N-1:0]，所述N个正反器重置后其输出Q[N-1:0]等于常数R_VAL[N-1:0]。所述数字比较器(digitalcomparator)其输出逻辑关系以IEEEVerilog语法表示为本文档来自技高网...

【技术保护点】
1.一种用于集成电路的防止故障注入控制信号的方法，其特征在于，将包括N(N>＝2)个正反器和M(M>＝1)个数字比较器的电路置于所述集成电路中；所述M个数字比较器的第一输入端均与由所述N个正反器输出组成的N比特二进制数相连；所述M个数字比较器的第二输入端分别与一个互不相等的N比特二进制常数相连；所述M个数字比较器的输出作为控制信号。/n

【技术特征摘要】
1.一种用于集成电路的防止故障注入控制信号的方法，其特征在于，将包括N(N>＝2)个正反器和M(M>＝1)个数字比较器的电路置于所述集成电路中；所述M个数字比较器的第一输入端均与由所述N个正反器输出组成的N比特二进制数相连；所述M个数字比较器的第二输入端分别与一个互不相等的N比特二进制常数相连；所述M个数字比较器的输出作为控制信号。


2.根据权利要求1所述的用于集成电路的防止故障注入控制信号的方法，其特征在于，所述正反器为D型正反器。


3.一种用于集成电路的故障注入控制信号的侦测方法，其特征在于，将包括N(N>＝2)个正反器和M+1(M>＝1)个数字比较器的电路置于所述集成电路中；所述M+1个数字比较器的第一输入端均与由所述N个正反器输出组成的N比特二进制数相连；所述M+1个数字比较器的第二输入端分别与一个互不相等的N比特二进制常数相连；其中，所述M+1个数字比较器中的一个数字比较器的第二输入端连接的N比特二进制常数为所述N个正反器重置后的输出组成的二进制常数，除该数字比较器外的其它M个数字比较器的输出作为控制信号；对所述M+1个数字比较器的输出进行或非运算，基于所述或非运算结果，判断出故障注入控制信号的侦测结果。


4.根据权利要求1所述的用于集成电路的故障注入控制信号的侦测方法，其特征在于，所述正反器为D型正反器。


5.一种集成电路，其特征在于，所述集成电路包括N(N>＝2)个正反器和M(M>＝1)个数字比较器；所述M个数字比较器的第一输入端均与由所述N个正反器输出组成的N比特二进制数相连；所述M个数字比较器的第二输入端分别与一个互不相等的...

【专利技术属性】
技术研发人员：张英辉，张行健，
申请(专利权)人：御芯微电子厦门有限公司，
类型：发明
国别省市：福建;35