一种低功耗的D触发器制造技术

本发明专利技术公开了一种低功耗的D触发器，包括：用于产生D触发器的真输入信号和互补输入信号的两个非门；用于实现逻辑门上拉网络和下拉网络互补工作的六个或非门；D触发器的信号包括时钟信号端、数据信号端、电源端、接地端及输出端。本发明专利技术实现逻辑门上拉网络和下拉网络的互补工作，极大地减小了单极型电路的功耗，并实现了满摆幅的输出电压。

A low power D flip-flop

【技术实现步骤摘要】
一种低功耗的D触发器
本专利技术涉及一种半导体集成电路，具体涉及一种低功耗的D触发器。
技术介绍
D触发器是一般时序电路的记忆单元，能够记忆数字电路的当前状态，保存当前的运算结果。边沿触发的D触发器受输入端的毛刺信号影响小，工作状态稳定，因而常作为基本单元用于组成环形振荡器、数据寄存器及计数器等更复杂的模块。金属氧化物薄膜晶体管多表现出n型导电特性，难以制备出性能匹配的p型金属氧化物薄膜晶体管，故在由薄膜晶体管构成的数字逻辑电路中，我们多采用仅由n型薄膜晶体管组成的单极电路。而单极电路无法形成互补式推挽结构，存在由静态直流通路引起的功耗问题。基于薄膜晶体管的逻辑门，当输入信号为低电平时，若没有来自外部输入的高电平信号，如何开启上拉网络是待解决的问题。
技术实现思路
为了克服现有技术中的单极D触发器静态功耗大的问题，本专利技术提供一种低功耗的D触发器。本专利技术采用如下技术方案：一种低功耗的D触发器，包括：用于产生D触发器的真输入信号和互补输入信号的两个非门；用于实现逻辑门上拉网络和下拉网络互补工作的六个或非门；D触发器的信号包括时钟信号端CLK、数据信号端D、电源端VDD、接地端GND及输出端OUT。进一步的，所述两个非门包括零号非门X0及七号非门X7；所述六个或非门包括第一或非门X1、第二或非门X2、第三或非门X3、第四或非门X4、第五或非门X5及第六或非门X6；具体连接方式：零号非门X0的输入端和数据信号D相连，其输出端和数据信号D与第一或非门X1的一对互补输入端连接，第一或非门X1的另一对互补输入端与第二或非门X2的互补输出端连接，其互补输出端和第四或非门X4的一对互补输入端相连；七号非门X7的输入端与时钟信号CLK连接，其输出端与时钟信号CLK均与第二或非门X2的一对互补输入端及第三或非门X3的一对互补输入端连接，第二或非门X2的另一对互补输入端与第三或非门X3的互补输出端连接，第三或非门X3的另一对互补输入端和第四或非门X4的互补输出端连接；第四或非门X4的另一对互补输入端与第三或非门X3的互补输出端连接；第五或非门X5的一对互补输入端和第二或非门X2的互补输出端相连，另一对互补输入端和第六或非门X6的互补输出端相连，第五或非门X5的互补输出端和第六或非门X6的一对互补输入端相连；第六或非门X6的一对互补输入端和第三或非门X3的互补输出端相连，另一对互补输入端和第五或非门X5的互补输出端相连，其互补输出端和第五或非门X5的一对互补输入端相连。进一步的，所述非门为伪CMOS结构。进一步的，所述或非门为差分电路结构。进一步的，伪CMOS结构的非门包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和电容C；第一晶体管M1漏极和栅极都连接至电源端VDD，其源极和第二晶体管M2的漏极及第三晶体管M3的栅极相连；第二晶体管M2的栅极和输入信号端IN相连，其源极和接地端GND相连；第三晶体管M3的漏极和电源端VDD相连，其源极和第四晶体管M4的漏极相连；第四晶体管M4的栅极和输入信号端IN相连，其源极和接地端GND相连，电容C的一端和第一晶体管M1的源极相连，另一端和第三晶体管M3的源极相连作为输出端OUT。进一步的，具有差分电路结构的或非门包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10；第五晶体管M5的漏极与电源端VDD相连，其栅极与输入信号A相连，其源极与第六晶体管M6的源极、第七晶体管M7的漏极及第十晶体管M10的栅极连接，第六晶体管M6的漏极与电源端VDD相连，其栅极与输入信号B相连；第七晶体管M7的栅极和第九晶体管M9的源极相连，其源极与接地端GND相连；第八晶体管M8的漏极和电源端VDD相连，其栅极和输入信号A′相连，其源极和第九晶体管M9的漏极相连；第九晶体管M9的栅极与输入信号B′相连；第十晶体管M10的漏极和第九晶体管M9的源极相连，其源极和接地端GND相连。进一步的，本专利技术所提及的晶体管为n型。本专利技术的有益效果：(1)本专利技术的D触发器通过大量减少二极管连接晶体管的数目，极大降低单极D触发器的静态功耗；(2)本专利技术的或非门采用差分电路结构，既实现了逻辑门上拉网络和下拉网络的互补工作，提高逻辑门的噪声容限及转换速度，又利用正反馈有效提高输出电压的摆幅。附图说明图1是本专利技术的伪CMOS结构的非门的电路原理图；图2是本专利技术的或非门的电路原理图；图3是现有技术中的D触发器结构示意图；图4是本专利技术一种低功耗的D触发器的结构示意图。具体实施方式下面结合实施例及附图，对本专利技术作进一步地详细说明，但本专利技术的实施方式不限于此。实施例如图1、图2及图4所示，一种低功耗D触发器，本专利技术将门电路改造为带互补输入、互补输出(差分信号)的逻辑门，以切断潜在的直流通路。该电路由两个伪CMOS结构的非门以及六个差分电路结构的或非门构成，所述D触发器电路的信号包括时钟信号端CLK，数据信号端D，电源端VDD、接地端GND及输出端OUT。图2的或非门中，输入A、B、A′和B′都是逻辑门的输入信号，当该逻辑门作为后级电路时，其输入既可能由前级门的输出信号得到，也可能由电路的外部输入信号得到(如D触发器的时钟输入信号CLK、数据输入信号D等)。图4的D触发器中，Q和QB是D触发器的输出信号，代表着D触发器当前的电路状态。该输出节点将引出到D触发器电路的外部。所述两个非门包括零号非门X0及七号非门X7；所述六个或非门包括第一或非门X1、第二或非门X2、第三或非门X3、第四或非门X4、第五或非门X5及第六或非门X6；具体连接方式：零号非门X0的输入端和数据信号端D相连，其输出端和数据信号端D与第一或非门X1的一对互补输入端连接，第一或非门X1的另一对互补输入端与第二或非门X2的互补输出端连接，其第一或非门X1的互补输出端和第四或非门X4的一对互补输入端相连；七号非门X7的输入端与时钟信号端CLK连接，其输出端与时钟信号端CLK均与第二或非门X2的一对互补输入端及第三或非门X3的一对互补输入端连接，第二或非门的另一对互补输入端与第三或非门X3的互补输出端连接，第三或非门的另一对互补输入端和第四或非门的互补输出端连接；第四或非门的另一对互补输入端与第三或非门的互补输出端连接；第五或非门X5的一对互补输入端和第二或非门X2的互补输出端相连，另一对互补输入端和第六或非门X6的互补输出端相连，第五或非门的互补输出端和第六或非门X6的一对互补输入端相连；第六或非门X6的另一对互补输入端和第三或非门X3的互补输出端相连，第六或非门X6的另一对互补输入端和第五或非门X5的互补输本文档来自技高网...

【技术保护点】
1.一种低功耗的D触发器，其特征在于，包括：/n用于产生D触发器的真输入信号和互补输入信号的两个非门；/n用于实现逻辑门上拉网络和下拉网络互补工作的六个或非门；/nD触发器的信号包括时钟信号端(CLK)、数据信号端(D)、电源端(V

【技术特征摘要】
1.一种低功耗的D触发器，其特征在于，包括：
用于产生D触发器的真输入信号和互补输入信号的两个非门；
用于实现逻辑门上拉网络和下拉网络互补工作的六个或非门；
D触发器的信号包括时钟信号端(CLK)、数据信号端(D)、电源端(VDD)、接地端(GND)及输出端(OUT)。


2.根据权利要求1所述的D触发器，其特征在于，
所述两个非门包括零号非门(X0)及七号非门(X7)；
所述六个或非门包括第一或非门(X1)、第二或非门(X2)、第三或非门(X3)、第四或非门(X4)、第五或非门(X5)及第六或非门(X6)；
具体连接方式：
零号非门(X0)的输入端和数据信号(D)相连，其输出端和数据信号(D)与第一或非门X1的一对互补输入端连接，第一或非门X1的另一对互补输入端与第二或非门X2的互补输出端连接，其互补输出端和第四或非门X4的一对互补输入端相连；
七号非门(X7)的输入端与时钟信号(CLK)连接，其输出端与时钟信号(CLK)均与第二或非门(X2)的一对互补输入端及第三或非门(X3)的一对互补输入端连接，第二或非门(X2)的另一对互补输入端与第三或非门(X3)的互补输出端连接，
第三或非门(X3)的另一对互补输入端和第四或非门(X4)的互补输出端连接；
第四或非门(X4)的另一对互补输入端与第三或非门(X3)的互补输出端连接；
第五或非门(X5)的一对互补输入端和第二或非门(X2)的互补输出端相连，另一对互补输入端和第六或非门(X6)的互补输出端相连，第五或非门(X5)的互补输出端和第六或非门(X6)的一对互补输入端相连；
第六或非门(X6)的一对互补输入端和第三或非门(X3)的互补输出端相连，另一对互补输入端和第五或非门(X5)的互补输出端相连，其互补输出端和第五或非门(X5)的一对互补输入端相连。


3.根据权利要求1所述的D触发器，其特征在于，所述非门为...

【专利技术属性】
技术研发人员：吴为敬，翁树锋，林奕圳，徐苗，王磊，彭俊彪，
申请(专利权)人：华南理工大学，
类型：发明
国别省市：广东;44