一种使用FPGA实现浮点数据累加的方法技术

一种使用FPGA实现浮点数据累加的方法，包括以下步骤：S1、浮点数据前期无堵塞流水累加；S2、浮点数据末段累加中间结果累加。本发明专利技术基于FPGA器件，提出了一种适用于大数据量场合的浮点数据累加运算结构，该结构资源利用率极少，并且能够解决DSP处理器等软件累加方法无法满足雷达成像系统实时性要求的问题，大大提高了累加运算的速度。

A method of floating point data accumulation using FPGA

【技术实现步骤摘要】
一种使用FPGA实现浮点数据累加的方法
本专利技术涉及合成孔径雷达领域，特别是合成孔径雷达成像处理领域。
技术介绍
目前利用合成孔径雷达对海面舰船目标进行成像时，为了提高成像质量，通常需要对已进行SAR处理的大量目标回波数据再次进行ISAR处理。浮点数据累加单元作为信号处理中常用的基本算法单元，广泛应用在SAR、ISAR等运算过程中。传统的累加器是通过将加法器的输出反馈到输入端来实现的，如果采用DSP等处理器编程来实现，将耗费大量的CPU运行时间，这对于实时性要求极高的雷达成像系统是无法接受的，因此浮点数据累加成为了制约雷达信号处理速度的瓶颈之一。目前雷达成像系统中，数字信号处理主要采用DSP和FPGA两种器件。若采用DSP来实现浮点数累加，将占用大量的时间，效率较低，无法满足实时性的要求。若采用FPGA来实现浮点数累加，传统的方法是基于FPGA开发商的浮点数加法器IP核来进行设计的。以Xilinx公司的Floating-point5.0IP核为例，该IP核存在12级流水延迟。若采用传统的累加器方法，将加法器的输出反馈到本文档来自技高网...

【技术保护点】
1.一种使用FPGA实现浮点数据累加的方法，其特征是包括以下步骤：/nS1、浮点数据前期无堵塞流水累加；/nS2、浮点数据末段累加中间结果累加；/n所述步骤S1浮点数据前期无堵塞流水累加，包括以下步骤：/n浮点数据前期无堵塞流水累加操作时，原始输入数据作为浮点加法中的加数A，加法器输出的中间结果反馈到加法器的另一数据输入端，作为加数B；原始输入数据有效标志作为浮点加法器IP的输入有效标志；对加法器的输出结果用内部时钟进行一拍的寄存，整个加法的流水延迟为13个时钟周期；在无堵塞流水累加阶段，时钟周期为M时，加法器输出端结果为：/nflt_add_result＝X(M+1-13)+X(M+1-2*...

【技术特征摘要】
1.一种使用FPGA实现浮点数据累加的方法，其特征是包括以下步骤：
S1、浮点数据前期无堵塞流水累加；
S2、浮点数据末段累加中间结果累加；
所述步骤S1浮点数据前期无堵塞流水累加，包括以下步骤：
浮点数据前期无堵塞流水累加操作时，原始输入数据作为浮点加法中的加数A，加法器输出的中间结果反馈到加法器的另一数据输入端，作为加数B；原始输入数据有效标志作为浮点加法器IP的输入有效标志；对加法器的输出结果用内部时钟进行一拍的寄存，整个加法的流水延迟为13个时钟周期；在无堵塞流水累加阶段，时钟周期为M时，加法器输出端结果为：
flt_add_result＝X(M+1-13)+X(M+1-2*13)+…+X(M+1-k*13)
其中k为满足M-k*13≥＝0的最大整数值；
设原始输入数据长度为N，且N＞＝13，则在时钟周期为N-12～N期间的13个累加中间值结果将被写入FIFO，在时钟周期为N时结束无堵塞累加阶段；在第N个时钟周期时，第N-13时刻的累加中间结果经过14个时钟延迟已经送至加法器的另一端，因此无堵塞流水累加一直保持到第N个时钟周期；N＜13与N＞＝13的区别仅在于无堵塞累加阶段末尾时写入FIFO的累加中间值结果的个数不是13，而是N，即第二阶段浮点数据末段累加的数据向量长度n的取值为：



所述步骤S2浮点数据末段累加中间结果累加，包括以下步骤：
前期无堵塞累加阶段的最后13个时钟周期将...

【专利技术属性】
技术研发人员：尹珏玮，张辉，李长存，
申请(专利权)人：北京华航无线电测量研究所，
类型：发明
国别省市：北京;11