一种基于龙芯CPU的外围系统电路及系统技术方案

本发明专利技术实施例提供了一种基于龙芯CPU的外围系统电路及系统，该外围系统电路至少包括与所述龙芯CPU相连的系统供电电路，其中，所述系统供电电路包括两个供电芯片，一个所述供电芯片的第四路时序控制信号端与另一个所述供电芯片的第一路使能控制信号端相连，所述供电芯片为输入电压为4‑14V、输出电压为0.65‑5.5V且具有4路电压输出的芯片。可见，本方案提供的一种基于龙芯CPU的外围系统电路，能够为龙芯CPU进行供电，进而提高龙芯CPU的安全性以及稳定性。除此，本方案还提供了除供电外的其他功能电路，进一步提高龙芯CPU的安全性以及稳定性。

A peripheral system circuit and system based on Godson CPU

【技术实现步骤摘要】
一种基于龙芯CPU的外围系统电路及系统
本专利技术涉及电路
，具体涉及一种基于龙芯CPU的外围系统电路及系统。
技术介绍
龙芯CPU在工业控制，军工等其他核心领域都有非常广泛的应用，因此，如何提供一种基于龙芯CPU的外围系统电路，提高龙芯CPU的安全性以及稳定性，是本领域技术人员亟待解决的一大技术难题。
技术实现思路
有鉴于此，本专利技术实施例提供了一种基于龙芯CPU的外围系统电路，能够提高龙芯CPU的安全性以及稳定性。为实现上述目的，本专利技术实施例提供如下技术方案：一种基于龙芯CPU的外围系统电路，包括：与所述龙芯CPU相连的系统供电电路，所述系统供电电路包括两个供电芯片，一个所述供电芯片的第四路时序控制信号端与另一个所述供电芯片的第一路使能控制信号端相连，所述供电芯片为输入电压为4-14V、输出电压为0.65-5.5V且具有4路电压输出的芯片。可选的，还包括：与所述龙芯CPU相连的Pmon启动电路，所述Pmon启动电路包括二位拨码开关，所述二位拨码开关用于切换SPI接口与SDIO接口。可选的，还包括：与所述龙芯CPU相连的DDR电路，所述DDR电路为内存为4Gb、位宽数据为16bit的存储器。可选的，还包括：与所述龙芯CPU相连的以太网电路，所述以太网电路为具有MII、GMII、RGMII三种接口的PHY芯片。可选的，还包括：与所述龙芯CPU相连的PCIE电路，所述PCIE电路为传输速率为2.5G/S的PCIE电路。可选的，还包括：与所述龙芯CPU相连的RTC电路，所述RTC电路为FM38025T芯片。可选的，还包括：与所述龙芯CPU相连的RS485电路，所述RS485电路为通讯速率为115200bps的通信模块。可选的，还包括：与所述龙芯CPU相连的EJTAG电路，所述EJTAG电路为具有龙芯CPU标准接口的电路。可选的，还包括：与所述龙芯CPU相连的系统复位电路，用于对所述龙芯CPU进行复位。一种系统，包括龙芯CPU以及任意一项上述的外围系统电路。基于上述技术方案，本专利技术实施例提供了一种基于龙芯CPU的外围系统电路及系统，该外围系统电路至少包括与所述龙芯CPU相连的系统供电电路，其中，所述系统供电电路包括两个供电芯片，一个所述供电芯片的第四路时序控制信号端与另一个所述供电芯片的第一路使能控制信号端相连，所述供电芯片为输入电压为4-14V、输出电压为0.65-5.5V且具有4路电压输出的芯片。可见，本方案提供的一种基于龙芯CPU的外围系统电路，能够为龙芯CPU进行供电，进而提高龙芯CPU的安全性以及稳定性。除此，本方案还提供了除供电外的其他功能电路，进一步提高龙芯CPU的安全性以及稳定性。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的结构示意图；图2为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图3为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图4为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图5为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图6为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图7为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图8为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图9为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图10为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图11为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图12为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图13为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图14为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图15为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图；图16为本专利技术实施例提供的一种基于龙芯CPU的外围系统电路的又一结构示意图。具体实施方式正如
技术介绍
所述，随着工业控制等国产化核心领域行业对安全性、可靠性、保密性的要求越来越高，完全自主可控的龙芯CPU是必不可少的选择，针对其设计一套稳定，安全，可靠的外围电路，保证能更好的发挥出其高处理能力，实现更广的行业领域用途，更高的系统方案稳定性，满足高安全性，高可靠性和高保密性的需求使用。基于此，本专利技术实施例提供了一种基于龙芯CPU的外围系统电路，如图1所示，包括供电，NORflash(Pmonboot)，DDR，以太网，PCIE，RTC，RS485，EJATG，系统复位等主要部分。具体的，该基于龙芯CPU的外围系统电路，包括：与所述龙芯CPU相连的系统供电电路，其中，所述系统供电电路包括两个供电芯片，一个所述供电芯片的第四路时序控制信号端与另一个所述供电芯片的第一路使能控制信号端相连，所述供电芯片为输入电压为4-14V、输出电压为0.65-5.5V且具有4路电压输出的芯片。示意性的，结合图2和图3，针对龙芯的时序要求，选择基于一种高可靠的集成芯片方案，它提供宽电压4-14V输入，0.65V-5.5V的可调电压输出，4路电压输出，每路电流输出能力4A，可实现每路电源输出的时序可以控制，满足龙芯CPU的供电时序要求，且芯片的输出精度±1.5％。龙芯RSM域的供电和CORE域的供电总共需要8路供电，需两片上述4路电压输出芯片配合使用才能满足整个外围供电需求，通过第1颗芯片的第四路时序控制PWGOOD信号连接到第二颗芯片的第一路使能控制RUN信号，完成两个芯片组成的龙芯CPU时序整体控制。其上电时序，如下：(1)、RTC电源先上电(RTC_VDD，2.5V)(2)、RSM域电源上电a、1.1V电源上电(VDD_RSM)b、2.5V电源上电(GMAC_2V5)c、3.3V电源上电(USB_A3V3/RSM3V3)(3)、CORE域电源上a、3.3VIO电源(VDDE3V3)b、1.8V/1.5V电源c、1.1V核心CPU电源，1.2VPCIE/SATA电源(VDD_SOC/PEST_1V1)需要说明的是，以上电源上电间隔大于1us，但此处上电时序并非强制要求本文档来自技高网...

【技术保护点】
1.一种基于龙芯CPU的外围系统电路，其特征在于，包括：与所述龙芯CPU相连的系统供电电路，/n所述系统供电电路包括两个供电芯片，一个所述供电芯片的第四路时序控制信号端与另一个所述供电芯片的第一路使能控制信号端相连，所述供电芯片为输入电压为4-14V、输出电压为0.65-5.5V且具有4路电压输出的芯片。/n

【技术特征摘要】
1.一种基于龙芯CPU的外围系统电路，其特征在于，包括：与所述龙芯CPU相连的系统供电电路，
所述系统供电电路包括两个供电芯片，一个所述供电芯片的第四路时序控制信号端与另一个所述供电芯片的第一路使能控制信号端相连，所述供电芯片为输入电压为4-14V、输出电压为0.65-5.5V且具有4路电压输出的芯片。


2.根据权利要求1所述的外围系统电路，其特征在于，还包括：与所述龙芯CPU相连的Pmon启动电路，
所述Pmon启动电路包括二位拨码开关，所述二位拨码开关用于切换SPI接口与SDIO接口。


3.根据权利要求1所述的外围系统电路，其特征在于，还包括：与所述龙芯CPU相连的DDR电路，
所述DDR电路为内存为4Gb、位宽数据为16bit的存储器。


4.根据权利要求1所述的外围系统电路，其特征在于，还包括：与所述龙芯CPU相连的以太网电路，
所述以太网电路为具有MII、GMII、RGMII三种接口的PHY芯片。


5.根据权...

【专利技术属性】
技术研发人员：吴波波，肖素委，王辉，关站东，孙任贵，刘建军，尹俊杰，陈中川，周东红，雷志军，朱毅明，
申请(专利权)人：北京和利时智能技术有限公司，宁波和利时智能科技有限公司，
类型：发明
国别省市：北京;11