一种双轨信号异步传输链路系统技术方案

本发明专利技术涉及一种双轨信号异步传输链路系统，包括：级联的多个传输模块；传输模块包括：异步流水站，基于接收到的传输信号和反馈信号生成传输信号；校验单元，基于异步流水站发出的传输信号生成校验信号；纠错单元，基于校验单元发出的校验信号对异步流水站生成的传输信号进行纠错，并将纠错后的传输信号发送至下一级传输模块的异步流水站或外部接收设备；检测单元，基于校验单元发出的校验信号，以及异步流水站发出的传输信号发出检测信号；后向应答单元，基于检测单元发出的检测信号发出反馈信号；本发明专利技术能够容忍双轨信号异步传输链路上的1比特瞬时错误，保持了时序鲁棒性，具有配置灵活、链路利用率高、面积开销小的特点。

An asynchronous transmission link system of double track signal

【技术实现步骤摘要】
一种双轨信号异步传输链路系统
本专利技术涉及集成电路
，具体涉及一种双轨信号异步传输链路系统。
技术介绍
半导体工艺的不断发展允许单个芯片集成越来越多的晶体管与金属线，不断提升处理器性能。然而，单纯依靠工艺进步提高处理器性能已经无法满足快速增长的计算需求，设计复杂单核处理器面临的功耗剧增和收益递减等问题使得业界转向采用多核设计，多核技术已经成为当前处理器芯片提高性能的主要手段。多核芯片对于片上互连提出更高要求，需要具备高性能、低功耗、高可扩展、高可靠等特性。典型的片上互连包括传统总线、点对点互连、片上网络等结构。在具体实现中，片上互连电路通常被设计成流水线结构以提高其性能。随着多核芯片规模的继续增大，采用同步流水线的方式设计片上互连面临的挑战将更加突出，异步流水线成为设计片上互连的重要选择。异步流水线的核心是异步电路。与同步电路不同，异步电路没有全局时钟，采用异步握手协议而非时钟信号控制模块之间的通信，其事件驱动或者数据驱动特性，避免了全局时钟分布导致的跨时钟域问题，使其具有低动态功耗、时序健壮、良好电磁兼容性、良好扩展性、支持模块化设计等优点，有效克服传统同步流水线面临的一系列问题与挑战。在电路的容错能力方面，伴随着半导体工艺尺寸的大幅度减小，芯片电源电压不断降低，时钟频率不断提高，芯片密度持续增大，电子器件对环境变化更为敏感，各类噪声源、高能粒子辐射等更容易引发信号延迟和瞬时翻转，信号延迟变化导致的时序错误，以及信号错误翻转导致的瞬时逻辑错误，发生的概率大幅增加。这些都对芯片的可靠性带来较大负面影响，尽管容错已经成为芯片或集成电路高度重视且不可或缺的评估指标，但面向异步电路的容错技术较少，异步电路的容错技术与方法尚处于发展阶段。异步电路、异步流水线容易发生错误，威胁电路与芯片的正常功能，使用容错设计提高容错能力对于异步流水线的实际应用至关重要。使用4段握手协议与双轨编码方式实现的准延迟不敏感类型的异步流水线能够有效克服时序错误，对于大规模长距片上通信非常有吸引力，但是在瞬时错误面前，往往表现出更为复杂的故障场景，一个1比特位瞬时错误不仅能够污染数据，还能够翻转握手信号，扰乱甚至破坏握手过程，导致异步流水线死锁，严重威胁系统的可靠性。当前已有的瞄准异步流水线容忍瞬时错误的技术方法，往往借用同步电路的容错技术，在获得容错能力的同时，破坏了其自身原有的时序鲁棒性，难以同时获得容错能力与时序鲁棒性，限制了其应用范围。
技术实现思路
针对现有技术的不足，本专利技术的目的是提供一种低复杂度、可扩展、能够容忍瞬时错误的双轨信号传输链路系统，同时保证异步流水线的时序鲁棒性与容错能力，解决现有技术中准延迟不敏感异步流水线存在的问题。本专利技术的目的是采用下述技术方案实现的：本专利技术提供一种双轨信号异步传输链路系统，其改进之处在于，所述系统包括：级联的多个传输模块；所述异步流水站，用于基于接收到的传输信号和反馈信号生成传输信号；所述接收到的传输信号由上一级传输模块的纠错单元或外部发送设备发出，所述反馈信号由下一级传输模块的后向应答单元或外部接收设备发出；所述校验单元，用于基于异步流水站发出的传输信号生成校验信号；所述纠错单元，用于基于校验单元发出的校验信号对异步流水站生成的传输信号进行纠错，并将纠错后的传输信号发送至下一级传输模块的异步流水站或外部接收设备；所述检测单元，用于基于校验单元发出的校验信号，以及异步流水站发出的传输信号发出检测信号；所述后向应答单元，用于基于检测单元发出的检测信号发出反馈信号。优选的，所述异步流水站包括：第一异步锁存器、第二异步锁存器、第三异步锁存器和第四异步锁存器；其中，各异步锁存器均包括：第一C单元和第二C单元，各C单元均包括：第一输入端、第二输入端和输出端；各异步锁存器的各C单元的第一输入端分别与上一级传输模块的纠错单元的一个输出端或外部发送设备的输出端连接；各异步锁存器的各C单元的第二输入端均与下一级传输模块的后向应答单元的输出端或外部接收设备的输出端连接；各异步锁存器的各C单元的输出端与所述检测单元的输入端和纠错单元的输入端连接。进一步的，所述校验单元包括：第一校验生成器和第二校验生成器；其中，所述第一校验生成器的输入端与所述第一异步锁存器和第二异步锁存器的输出端连接；所述第二校验生成器的输入端与所述第三异步锁存器和第四异步锁存器的输出端连接；各校验生成器的输出端均与纠错单元的输入端和检测单元的输入端连接。进一步的，各校验生成器均为由第七C单元、第八C单元、第九C单元、第十C单元、第七或门电路和第八或门电路组成的双轨加法器；其中，各校验生成器的输入端为其第七C单元、第八C单元、第九C单元和第十C单元的输入端；各校验生成器的输出端为其第七或门电路和第八或门电路的输出端；所述第七或门电路的输入端与所述第七C单元和第八C单元的输出端连接；所述第八或门电路的输入端与所述第九C单元和第十C单元的输出端连接。优选的，所述检测单元包括：第一或门电路、第二或门电路、第三或门电路、第四或门电路、第五或门电路、第六或门电路、第三C单元、第四C单元、第五C单元、第六C单元和第七C单元；其中，所述第一或门电路、第二或门电路、第三或门电路、第四或门电路、第五或门电路和第六或门电路均包括：第一输入端、第二输入端和输出端，所述第三C单元、第四C单元、第五C单元、第六C单元和第七C单元均包括：第一输入端、第二输入端和输出端；所述第一或门电路、第二或门电路、第三或门电路和第四或门电路中各或门电路的输入端分别与异步流水站中与其编号对应的异步锁存器的输出端连接；所述第三C单元的第一输入端和第二输入端分别与所述第一或门电路和第二或门电路的输出端连接；所述第四C单元的第一输入端和第二输入端分别与所述第三或门电路和第四或门电路的输出端连接；所述第五C单元的第一输入端和第二输入端分别与所述第三C单元和第四C单元的输出端连接；所述第五或门电路的输入端与所述第一校验生成器的输出端连接；所述第六或门电路的输入端均与所述第二校验生成器的输出端连接；所述第六C单元的第一输入端和第二输入端分别与所述第五或门电路和第六或门电路的输出端连接；所述第七C单元的第一输入端和第二输入端与所述第五C单元和第六C单元的输出端连接，所述第七C单元的输出端与所述后向应答单元的输入端连接。进一步的，所述纠错单元包括：第一错误纠正器、第二错误纠正器、第三错误纠正器、第四错误纠正器、第一错误过滤器、第二错误过滤器、第三错误过滤器和第四错误过滤器；其中，所述第一错误纠正器的输入端与所述第二异步锁存器的输出端和所述第一校验生成器的输出端连接；所述第二错误纠正器的输入端与所述第一异步锁存器的输出端和所述第一校验生成器的输出端连接；所述第三错误纠正器的输入端与所述第四异步锁存器的输出端和所述第二校验生成器本文档来自技高网...

【技术保护点】
1.一种双轨信号异步传输链路系统，其特征在于，所述系统包括：级联的多个传输模块；/n所述传输模块包括：异步流水站、检测单元、校验单元、纠错单元和后向应答单元；/n所述异步流水站，用于基于接收到的传输信号和反馈信号生成传输信号；所述接收到的传输信号由上一级传输模块的纠错单元或外部发送设备发出，所述反馈信号由下一级传输模块的后向应答单元或外部接收设备发出；/n所述校验单元，用于基于异步流水站发出的传输信号生成校验信号；/n所述纠错单元，用于基于校验单元发出的校验信号对异步流水站生成的传输信号进行纠错，并将纠错后的传输信号发送至下一级传输模块的异步流水站或外部接收设备；/n所述检测单元，用于基于校验单元发出的校验信号，以及异步流水站发出的传输信号发出检测信号；/n所述后向应答单元，用于基于检测单元发出的检测信号发出反馈信号。/n

【技术特征摘要】
1.一种双轨信号异步传输链路系统，其特征在于，所述系统包括：级联的多个传输模块；
所述传输模块包括：异步流水站、检测单元、校验单元、纠错单元和后向应答单元；
所述异步流水站，用于基于接收到的传输信号和反馈信号生成传输信号；所述接收到的传输信号由上一级传输模块的纠错单元或外部发送设备发出，所述反馈信号由下一级传输模块的后向应答单元或外部接收设备发出；
所述校验单元，用于基于异步流水站发出的传输信号生成校验信号；
所述纠错单元，用于基于校验单元发出的校验信号对异步流水站生成的传输信号进行纠错，并将纠错后的传输信号发送至下一级传输模块的异步流水站或外部接收设备；
所述检测单元，用于基于校验单元发出的校验信号，以及异步流水站发出的传输信号发出检测信号；
所述后向应答单元，用于基于检测单元发出的检测信号发出反馈信号。


2.如权利要求1所述的结构，其特征在于，所述异步流水站包括：第一异步锁存器、第二异步锁存器、第三异步锁存器和第四异步锁存器；
其中，各异步锁存器均包括：第一C单元和第二C单元，各C单元均包括：第一输入端、第二输入端和输出端；
各异步锁存器的各C单元的第一输入端分别与上一级传输模块的纠错单元的一个输出端或外部发送设备的输出端连接；
各异步锁存器的各C单元的第二输入端均与下一级传输模块的后向应答单元的输出端或外部接收设备的输出端连接；
各异步锁存器的各C单元的输出端与所述检测单元的输入端和纠错单元的输入端连接。


3.如权利要求2所述的结构，其特征在于，所述校验单元包括：第一校验生成器和第二校验生成器；
其中，所述第一校验生成器的输入端与所述第一异步锁存器和第二异步锁存器的输出端连接；
所述第二校验生成器的输入端与所述第三异步锁存器和第四异步锁存器的输出端连接；
各校验生成器的输出端均与纠错单元的输入端和检测单元的输入端连接。


4.如权利要求3所述的结构，其特征在于，各校验生成器均为由第七C单元、第八C单元、第九C单元、第十C单元、第七或门电路和第八或门电路组成的双轨加法器；
其中，各校验生成器的输入端为其第七C单元、第八C单元、第九C单元和第十C单元的输入端；
各校验生成器的输出端为其第七或门电路和第八或门电路的输出端；
所述第七或门电路的输入端与所述第七C单元和第八C单元的输出端连接；
所述第八或门电路的输入端与所述第九C单元和第十C单元的输出端连接。


5.如权利要求1所述的结构，其特征在于，所述检测单元包括：第一或门电路、第二或门电路、第三或门电路、第四或门电路、第五或门电路、第六或门电路、第三C单元、第四C单元、第五C单元、第六C单元和第七C单元；
其中，所述第一或门电路、第二或门电路、第三或门电路、第四或门电路、第五或门电路和第六或门电路均包括：第一输入端、第二输入端和输出端，所述第三C单元、第四C单元、第五C单元、第六C单元和第七C单元均包括：第一输入端、第二输入端和输出端；
所述第一或门电路、第二或门电路、第三或门电路和第四或门电路中各或门电路的输入端分别与异步流水站中与其编号对应的异步锁存器的输出端连接；
所述第三C单元的第一输入端和第二输入端分别与所述第一或门电路和第二或门电路的输出端连接；...

【专利技术属性】
技术研发人员：张光达，宋威，戴华东，
申请(专利权)人：中国人民解放军军事科学院国防科技创新研究院，
类型：发明
国别省市：北京;11