一种高性能的沟槽型绝缘栅双极型晶体管器件制造技术

本实用新型专利技术涉及一种高性能的沟槽型绝缘栅双极型晶体管器件，包括芯片本体，芯片本体包括N型基区，N型基区的表面设有多个沟槽区，沟槽区包括多个第一沟槽区和多个第二沟槽区，第一沟槽区的底部设置有厚栅氧化层，第二沟槽区的底部未设置厚栅氧化层，厚栅氧化层的厚度为1～2微米，第一沟槽区的左右两端还分别设有位于P型基区表面的N+发射极区，第一沟槽区及第二沟槽区的内侧面上均设有栅氧化膜。本实用新型专利技术的高性能的沟槽型绝缘栅双极型晶体管器件表面形貌平整、电学参数一致性高、导通压降低、开关损耗小、可靠性高。

A high performance trench type insulated gate bipolar transistor device

【技术实现步骤摘要】
一种高性能的沟槽型绝缘栅双极型晶体管器件
本技术涉及一种半导体器件，尤其涉及一种高性能的沟槽型绝缘栅双极型晶体管器件。
技术介绍
绝缘栅双极型晶体管(InsulatedGateBipolarTransistor，以下简称IGBT)是一种把金属氧化物半导体场效应晶体管(MOSFET)和双极结型晶体管(BJT)结合起来的达灵顿结构的半导体功率电力电子器件，具有电压控制、输入阻抗大、驱动功率小、导通电阻小、开关损耗低及工作频率高等特性，是比较理想的半导体功率开关器件，开关频率在10-100KHZ之间，有着广阔的发展和应用前景。现有的沟槽型绝缘栅双极型晶体管器件一般采用N型单晶硅衬底100，由N型基区240、P型基区250、多晶硅栅极291、沟槽区290、栅氧化层293、N+发射极区280、绝缘介质层270、P+深阱区260、N型场终止区230、P型集电极区220、正面发射极金属211以及集电极金属210构成。在该器件结构的工艺实现方案中，多晶硅回刻将会造成沟槽内多晶硅的上表面形貌不平整，从而造成芯片电学参数的不一致。P型基区与沟槽侧壁交叠处形成有效导电沟道长度Lch，该结构中有效导电沟道长度过短使得沟道电阻增大，器件导通压降过高。同时，多晶硅回刻也使得沟槽内多晶硅上表面凹陷，使其远低于硅片上表面。从器件实现的角度来看，为此需要增大N+发射极区的注入能量，花费更长时间高温推阱，形成更深的N+发射极区结深，才能确保N+发射极区与多晶硅栅电极垂直交叠，从而形成有效的导电沟道。但这样做往往会增大栅源接触面积，使得栅源电容过大，增大了IGBT器件的开关损耗。也造成有效导电沟道长度过短，沟道电阻增大，器件导通压降过高。此外，随着IGBT器件对电流密度的要求越来越高，如图1所示，现有沟槽型绝缘栅双极型晶体管IGBT，沟槽区290的底部形貌对器件一致性的影响也越来越大。在现有的沟槽工艺中，由于沟槽底部不可避免的尖锐形状，造成了沟槽底部栅氧厚度较薄，可承受的高温反偏栅源电压较低。
技术实现思路
为解决上述技术问题，本技术的目的是提供一种表面形貌平整、电学参数一致性高、导通压降低、开关损耗小、可靠性高的高性能的沟槽型绝缘栅双极型晶体管器件。本技术的高性能的沟槽型绝缘栅双极型晶体管器件，包括芯片本体，芯片本体的边缘为终端保护区，芯片本体包括N型基区，N型基区的表面设有多个沟槽区，沟槽区内设有多晶硅栅极，多晶硅栅极的顶端为绝缘介质层，N型基区的上方还设置有P型基区，N型基区的下方设有P型集电极区，P型集电极区的下方设有与P型集电极区连接的集电极金属，沟槽区包括多个第一沟槽区和多个第二沟槽区，所述第一沟槽区的底部设置有厚栅氧化层，第二沟槽区的底部未设置厚栅氧化层，所述厚栅氧化层的厚度为1～2微米，第一沟槽区的左右两端还分别设有位于P型基区表面的N+发射极区，第一沟槽区及第二沟槽区的内侧面上均设有栅氧化膜，N+发射极区的上方还设置有与N+发射极区连接的发射极金属层。进一步的，本技术的高性能的沟槽型绝缘栅双极型晶体管器件，所述P型集电极区与N型基区之间还设置有N型场终止区。进一步的，本技术的高性能的沟槽型绝缘栅双极型晶体管器件，所述P型基区内还设置有P+深阱区，P+深阱区位于N+发射极区的下方。进一步的，本技术的高性能的沟槽型绝缘栅双极型晶体管器件，所述第一沟槽区与第二沟槽区间隔设置。进一步的，本技术的高性能的沟槽型绝缘栅双极型晶体管器件，所述绝缘介质层的厚度为进一步的，本技术的高性能的沟槽型绝缘栅双极型晶体管器件，所述栅氧化膜的厚度为借由上述方案，本技术至少具有以下优点：本技术的高性能的沟槽型绝缘栅双极型晶体管器件，利用高密度等离子体成膜工艺在沟槽区底部形成较厚的厚栅氧化层。由于沟槽底部氧化层厚度的增大，从而保证了栅氧厚度的一致性，消除了沟槽底部栅氧化层易击穿的弱点，提高了栅氧击穿电压的鲁棒性。同时也减少了米勒电容，降低了开关延迟时间，减少了器件的开关动态损耗，改善了器件的开关特性。同时，沟槽底部形成较厚的厚栅氧化层也可使多晶硅回刻后的上表面平整，因此不需要增大N+发射极区注入能量和花费更长时间高温推阱来形成更深的N+发射极区结深，从而减少了栅源垂直交叠面积，降低了栅源电容和IGBT的开关损耗。同时也增大了有效导电沟道长度，降低了沟道电阻，减小了器件导通压降。增强了器件电学参数的一致性，也增强了器件的稳定性和可靠性。同时，本技术的沟槽型绝缘栅双极型晶体管器件仅部分沟槽区内形成厚栅氧化层，这样做，不仅可以保证电场分布，增大高温反偏栅源电压，降低栅源电容，又能在高沟槽密度下缓解芯片翘曲，进一步增强器件性能。此外，仅在厚栅氧化层所在的沟槽区两侧形成N+发射极区，这样做也可以减小电流密度，降低饱和电流，增强器件的短路能力。其中，部分厚栅氧化层所在的沟槽区所形成的电子沟道为有效沟道，没有厚栅氧化层所在的沟槽区所形成的电子沟道为无效沟道。具体生产时，可通过调节有厚栅氧化层的第一沟槽区与没有厚栅氧化层的第二沟槽区的比例来调节器件特性。同时可根据沟道长度、栅极电容的要求来调节厚栅氧化层的厚度，从而实现设计目标性能。综上所述，本技术的高性能的沟槽型绝缘栅双极型晶体管器件表面形貌平整、电学参数一致性高、导通压降低、开关损耗小、可靠性高。上述说明仅是本技术技术方案的概述，为了能够更清楚了解本技术的技术手段，并可依照说明书的内容予以实施，以下以本技术的较佳实施例并配合附图详细说明如后。附图说明图1为现有IGBT芯片的元胞区结构示意图；图2是本技术的高性能的沟槽型绝缘栅双极型晶体管器件的元胞区结构示意图；具体实施方式下面结合附图和实施例，对本技术的具体实施方式作进一步详细描述。以下实施例用于说明本技术，但不用来限制本技术的范围。参见图1至图2，本技术一较佳实施例的一种高性能的沟槽型绝缘栅双极型晶体管器件，包括芯片本体，芯片本体的边缘为终端保护区，芯片本体包括N型基区，N型基区的表面设有多个沟槽区，沟槽区内设有多晶硅栅极，多晶硅栅极的顶端为绝缘介质层，N型基区的上方还设置有P型基区，N型基区的下方设有P型集电极区，P型集电极区的下方设有与P型集电极区连接的集电极金属，沟槽区包括多个第一沟槽区和多个第二沟槽区，第一沟槽区的底部设置有厚栅氧化层，第二沟槽区的底部未设置厚栅氧化层，厚栅氧化层的厚度为1～2微米，第一沟槽区的左右两端还分别设有位于P型基区表面的N+发射极区，第一沟槽区及第二沟槽区的内侧面上均设有栅氧化膜，N+发射极区的上方还设置有与N+发射极区连接的发射极金属层。作为优选，本技术的高性能的沟槽型绝缘栅双极型晶体管器件，P型集电极区与N型基区之间还设置有N型场终止区。作为优选，本技术的高性能的沟槽型绝缘栅双极型晶体管器件，P型基区内还设置有P+深阱区，P+深阱区位于N+发射极区的下方。作为本文档来自技高网...

【技术保护点】
1.一种高性能的沟槽型绝缘栅双极型晶体管器件，包括芯片本体，芯片本体的边缘为终端保护区，芯片本体包括N型基区(240)，N型基区的表面设有多个沟槽区(290)，沟槽区内设有多晶硅栅极(291)，多晶硅栅极的顶端为绝缘介质层(270)，N型基区的上方还设置有P型基区(250)，N型基区的下方设有P型集电极区(220)，P型集电极区的下方设有与P型集电极区连接的集电极金属(210)，其特征在于：沟槽区包括多个第一沟槽区和多个第二沟槽区，所述第一沟槽区的底部设置有厚栅氧化层(292)，第二沟槽区的底部未设置厚栅氧化层，所述厚栅氧化层的厚度为1～2微米，第一沟槽区的左右两端还分别设有位于P型基区表面的N+发射极区(280)，第一沟槽区及第二沟槽区的内侧面上均设有栅氧化膜(293)，N+发射极区的上方还设置有与N+发射极区连接的发射极金属层(211)。/n

【技术特征摘要】
1.一种高性能的沟槽型绝缘栅双极型晶体管器件，包括芯片本体，芯片本体的边缘为终端保护区，芯片本体包括N型基区(240)，N型基区的表面设有多个沟槽区(290)，沟槽区内设有多晶硅栅极(291)，多晶硅栅极的顶端为绝缘介质层(270)，N型基区的上方还设置有P型基区(250)，N型基区的下方设有P型集电极区(220)，P型集电极区的下方设有与P型集电极区连接的集电极金属(210)，其特征在于：沟槽区包括多个第一沟槽区和多个第二沟槽区，所述第一沟槽区的底部设置有厚栅氧化层(292)，第二沟槽区的底部未设置厚栅氧化层，所述厚栅氧化层的厚度为1～2微米，第一沟槽区的左右两端还分别设有位于P型基区表面的N+发射极区(280)，第一沟槽区及第二沟槽区的内侧面上均设有栅氧化膜(293)，N+发射极区的上方还设置有与N+发射极区连接的发...

【专利技术属性】
技术研发人员：阳平，
申请(专利权)人：上海擎茂微电子科技有限公司，
类型：新型
国别省市：上海;31