基于FPGA的eMMC初始化、控制方法、装置及终端制造方法及图纸

本发明专利技术公开了一种基于FPGA的eMMC初始化、控制方法、装置及终端，所述基于FPGA的eMMC控制装置包括第三接收模块和第三发送模块，接收CPU发送的包括目标指令对象eMMC的身份识别信息的目标指令，并将该目标指令并行分别发送给各个已完成初始化的目标eMMC。本发明专利技术还公开了一种基于FPGA的eMMC初始化、控制方法、装置及终端，解决了相关技术中对于CPU主机桥接多个eMMC芯片，对PCB走线压力大，接口处理不够灵活，CPU读写多个eMMC速度受限的问题。通过基于FPGA的eMMC控制装置来实现多片eMMC并联桥接到CPU，将CPU的目标指令并行发送给包括目标指令对象eMMC在内的各个eMMC，使得CPU读写多个eMMC不再受PCB走线的限制，提升了CPU读写多个eMMC的速度，接口处理更加灵活。

Initialization, control method, device and terminal of EMMC based on FPGA

【技术实现步骤摘要】
基于FPGA的eMMC初始化、控制方法、装置及终端
本专利技术涉及存储器接口处理领域，特别是涉及基于FPGA的eMMC初始化、控制方法、装置及终端。
技术介绍
随着通信、存储等领域对信号传输灵活的要求，当前CPU作为主机对接多片eMMC(embedMultiMediaCard，嵌入式多媒体卡)的实现方法，难以满足灵活处理接口的要求。由于eMMC芯片数据的读取需要根据eMMC协议进行初始化、数据收发控制等，CPU主机桥接多个eMMC芯片，接口处理不够灵活，对PCB走线延时要求很高，eMMC数量越多，PCB走线压力越大，从而导致CPU读写多个eMMC速度受限。
技术实现思路
本专利技术要解决的技术问题是提供一种基于FPGA的eMMC初始化、控制方法、装置及终端，用以解决相关技术中对于CPU主机桥接多个eMMC芯片，对PCB走线压力大，接口处理不够灵活，CPU读写多个eMMC速度受限的问题。为解决上述技术问题，本专利技术提供一种基于FPGA的eMMC控制装置，所述基于FPGA的eMMC控制装置并行桥接至少两片已完成初始化的目标eMMC，所述基于FPGA的eMMC控制装置包括：第三接收模块，用于接收CPU发送的目标指令，所述目标指令包括目标指令对象eMMC的身份识别信息，所述目标指令对象eMMC为所述已完成初始化的目标eMMC中的一片目标eMMC；第三发送模块，用于将所述目标指令并行发送给各所述已完成初始化的目标eMMC。可选地，所述基于FPGA的eMMC控制装置还包括第二判断模块；所述第二判断模块用于判断针对所述目标指令所述目标指令对象eMMC是否需要发送响应目标指令；和/或，用于判断所述目标指令是否合法。可选地，所述基于FPGA的eMMC控制装置还包括第四接收模块和第四发送模块；所述第四接收模块用于若所述第二判断模块判断针对所述目标指令所述目标指令对象eMMC需要发送响应目标指令，接收所述目标指令对象eMMC发送的响应目标指令；所述第四发送模块用于将所述响应目标指令发送给所述CPU。可选地，所述基于FPGA的eMMC控制装置还包括数据处理模块，所述目标指令包括数据传输指令；所述数据处理模块用于接收CPU发送的数据传输指令之后，将所述数据传输指令发送给所述目标指令对象eMMC之前，对所述数据传输指令中的数据进行第一处理操作。可选地，所述数据处理模块还用于，在接收所述目标指令对象eMMC发送的响应目标指令之后，将所述响应目标指令发送给所述CPU之前，对所述响应目标指令中的数据进行第二处理操作。可选地，所述基于FPGA的eMMC控制装置还包括以下至少之一：校验模块、时序控制模块；所述校验模块用于以下至少之一：判断所述第三接收模块接收的所述目标指令是否合法、判断所述第四接收模块接收的所述响应目标指令是否合法；所述时序控制模块用于以下至少之一：控制所述第三接收模块接收所述目标指令的接收时序、控制所述第三发送模块发送所述目标指令的发送时序、控制所述第四接收模块接收所述响应目标指令的接收时序、控制所述第四发送模块发送的所述响应目标指令的发送时序。本专利技术还提供了一种基于FPGA的eMMC初始化装置，所述基于FPGA的eMMC初始化装置包括：第一接收模块，用于接收CPU发送的eMMC初始化操作指令；并行控制模块，用于确定一片目标eMMC，所述目标eMMC尚未初始化；第一发送模块，用于将所述eMMC初始化操作指令发送给所述目标eMMC；第二接收模块，用于接收所述目标eMMC针对所述eMMC初始化操作指令的初始化响应消息，所述初始化响应消息包括所述目标eMMC的身份识别信息；第二发送模块，用于将所述初始化响应消息发送给所述CPU。可选地，所述基于FPGA的eMMC初始化装置还包括：识别模块，用于识别所述eMMC初始化操作指令；第一判断模块，用于在第一发送模块将所述eMMC初始化操作指令发送给所述目标eMMC之前，判断所述eMMC初始化操作指令是否为合法指令。可选地，所述基于FPGA的eMMC初始化装置并行桥接至少两片eMMC，所述基于FPGA的eMMC初始化装置还包括：调整模块，用于确定所述基于FPGA的eMMC初始化装置所并行桥接的eMMC的数量；和/或，用于确定所述并行控制模块在一个预设周期内累计确定的所述目标eMMC的总数量，所述预设周期包括所述CPU连续发送的第一次eMMC初始化操作指令到最后一次eMMC初始化操作指令的所在周期。本专利技术还提供了一种基于FPGA的eMMC控制方法，应用于如上述任一项所述的基于FPGA的eMMC控制装置，包括：接收CPU发送的目标指令，所述目标指令包括目标指令对象eMMC的身份识别信息，所述目标指令对象eMMC为所述已完成初始化的目标eMMC中的一片目标eMMC；将所述目标指令并行发送给各所述已完成初始化的目标eMMC；若针对所述目标指令所述目标指令对象eMMC需要发送响应目标指令，接收所述目标指令对象eMMC发送的响应目标指令；将所述响应目标指令发送给所述CPU。本专利技术还提供了一种终端，所述终端包括CPU、至少两片目标eMMC和FPGA，所述FPGA一端与所述CPU连接，所述FPGA另一端与各所述目标eMMC并行桥接，所述FPGA包括如上述任一项所述的基于FPGA的eMMC控制装置，和/或，如上述任一项所述的基于FPGA的eMMC初始化装置。本专利技术有益效果如下：本专利技术提供的一种基于FPGA的eMMC控制装置，该基于FPGA的eMMC控制装置并行桥接至少两片已完成初始化的目标eMMC，通过第三接收模块，接收CPU发送的目标指令，其中，目标指令包括目标指令对象eMMC的身份识别信息，目标指令对象eMMC为所述已完成初始化的目标eMMC中的一片目标eMMC，通过第三发送模块，将该目标指令并行分别发送给各个已完成初始化的目标eMMC。通过基于FPGA的eMMC控制装置来实现多片eMMC桥接到CPU，将CPU的目标指令并行发送给包括目标指令对象eMMC在内的各个eMMC，使得CPU读写多个eMMC不再受PCB走线的影响，提升了CPU读写多个eMMC的速度，接口处理更加灵活。同时，在目标指令中增加目标指令对象eMMC的身份识别信息，可以实现即时与FPGA的eMMC控制装置并行桥接的多个目标eMMC都收到了目标指令，但仅该身份识别信息所对应的目标指令对象eMMC才会对该目标指令进行响应，也使得CPU可以有针对性的实现对某一片目标eMMC的控制。附图说明图1是本专利技术实施例一中一种基于FPGA的eMMC初始化装置的结构示意图；图2是本专利技术实施例二中一种基于FPGA的eMMC控制装置200的结构示意图；图3-1是本专利技术实施例三中一种eMMC并行桥接CPU的系统框图；图3-2是本本文档来自技高网...

【技术保护点】
1.一种基于FPGA的eMMC控制装置，其特征在于，所述基于FPGA的eMMC控制装置并行桥接至少两片已完成初始化的目标eMMC，所述基于FPGA的eMMC控制装置包括：/n第三接收模块，用于接收CPU发送的目标指令，所述目标指令包括目标指令对象eMMC的身份识别信息，所述目标指令对象eMMC为所述已完成初始化的目标eMMC中的一片目标eMMC；/n第三发送模块，用于将所述目标指令并行发送给各所述已完成初始化的目标eMMC。/n

【技术特征摘要】
1.一种基于FPGA的eMMC控制装置，其特征在于，所述基于FPGA的eMMC控制装置并行桥接至少两片已完成初始化的目标eMMC，所述基于FPGA的eMMC控制装置包括：
第三接收模块，用于接收CPU发送的目标指令，所述目标指令包括目标指令对象eMMC的身份识别信息，所述目标指令对象eMMC为所述已完成初始化的目标eMMC中的一片目标eMMC；
第三发送模块，用于将所述目标指令并行发送给各所述已完成初始化的目标eMMC。


2.如权利要求4所述的基于FPGA的eMMC控制装置，其特征在于，所述基于FPGA的eMMC控制装置还包括第二判断模块；
所述第二判断模块用于判断针对所述目标指令所述目标指令对象eMMC是否需要发送响应目标指令；
和/或，
用于判断所述目标指令是否合法。


3.如权利要求5所述的基于FPGA的eMMC控制装置，其特征在于，所述基于FPGA的eMMC控制装置还包括第四接收模块和第四发送模块；
所述第四接收模块用于若所述第二判断模块判断针对所述目标指令所述目标指令对象eMMC需要发送响应目标指令，接收所述目标指令对象eMMC发送的响应目标指令；
所述第四发送模块用于将所述响应目标指令发送给所述CPU。


4.如权利要求6所述的基于FPGA的eMMC控制装置，其特征在于，所述基于FPGA的eMMC控制装置还包括数据处理模块，所述目标指令包括数据传输指令；
所述数据处理模块用于接收CPU发送的数据传输指令之后，将所述数据传输指令发送给所述目标指令对象eMMC之前，对所述数据传输指令中的数据进行第一处理操作。


5.如权利要求7所述的基于FPGA的eMMC控制装置，其特征在于，
所述数据处理模块还用于，在接收所述目标指令对象eMMC发送的响应目标指令之后，将所述响应目标指令发送给所述CPU之前，对所述响应目标指令中的数据进行第二处理操作。


6.如权利要求6所述的基于FPGA的eMMC控制装置，其特征在于，所述基于FPGA的eMMC控制装置还包括以下至少之一：校验模块、时序控制模块；
所述校验模块用于以下至少之一：判断所述第三接收模块接收的所述目标指令是否合法、判断所述第四接收模块接收的所述响应目标指令是否合法；
所述时序控制模块用于以下至少之一：控制所述第三接收模块接收所述目标指令的接收时序、控制所述第三发送模块发送所述目标指令的发送时序、控制所述第四接收模块接收所述响应目标指令的接收时序、控制所述第四发送模块发送的所述响应目标指令的发送时序...

【专利技术属性】
技术研发人员：王立浩，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东;44