内存接口写入均衡的控制方法及装置制造方法及图纸

本发明专利技术公开了内存接口写入均衡的控制方法及装置，属于通信技术领域。本发明专利技术的内存接口写入均衡的控制方法及装置，在控制采样信号以预设延时步进发送至内存装置的过程中，基于每一延时步进对应的采样信号的有效电平，生成第一预设长度的采样信息；对采样信息进行分析，根据采样信息中有效电平之和最大的区域位置确定采样信号的写入均衡相位值，从而屏蔽在采样过程中因抖动、噪声等干扰造成的采样错误，进而确定采样信号的最佳延时位置，自适应性强。

Control method and device of memory interface write equalization

【技术实现步骤摘要】
内存接口写入均衡的控制方法及装置
本专利技术涉及通信
，尤其涉及一种内存接口写入均衡的控制方法及装置。
技术介绍
写入均衡(writeleveling)是电子工业协会(JEDEC)制定的一项指标。所谓写入均衡是指在数据发送写方向的采样数据时钟和DRAM(动态随机存取存储器)外部总线工作时钟必须处于同相位状态(例如DDR4标准JEDEC79-4B中的tDQSS指标)，以便数据在写入时能在存储器内进行采样时钟和数据均相对总线工作时钟进行对齐，从而保证DDR(DoubleDataRate，双倍速率)存储器能够正确的写入数据。目前在产品生产过程中，为了达到写入均衡这一指标，获取的最佳值(如：采样数据时钟)只能针对单一的应用场景，无法适应不同板级走线风格，屏蔽抖动、噪声等干扰，造成延时差异，应用场景的局限性强。由于写入均衡训练在其它读写训练之前，若获取到错误的最佳值会导致后级其它参数的训练出错，从而会影响整个DDR接口的后续读写过程，最终导致读写失败。
技术实现思路
针对现有写入均衡训练易受到抖动、噪声等干扰的问题，现提供一种旨在自适应能力强，可屏蔽抖动、噪声等干扰的内存接口写入均衡的控制方法及装置。本专利技术提供了一种内存接口写入均衡的控制方法，包括：将采样信号以预设延时步进发送至内存装置；根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息；获取所述采样信息中有效电平之和最大的区域位置；根据所述区域位置确定所述采样信号的写入均衡延时步进。优选的，将采样信号以预设延时步进发送至内存装置，包括：从所述采样信号的初始位置起始，每次增加预设延时步进，将所述采样信号发送至内存装置，直至延时步进达到第二预设长度。优选的，根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息，包括：对每一延时步进对应的采样信号进行N次采样，获取每一次采样的电平值；其中，N为奇数；在N次采样中，将相同电平值的采样次数累加，将大于(N-1)/2的累加采样次数对应的电平值作为有效电平；依据所述延时步进的顺序将每一所述延时步进对应的所述采样信号的有效电平组合，生成所述第一预设长度的采样信息。优选的，获取所述采样信息中有效电平之和最大的区域位置，包括：在所述采样信息中获取第三预设长度的有效电平之和最大的区域位置。优选的，根据所述区域位置确定所述采样信号的写入均衡延时步进，包括：所述区域位置为起始点为有效电平为1的区域位置，根据所述区域位置的起始点对应的所述采样信号的延时步进，获取所述采样信号的写入均衡相位值。本专利技术还提供了一种内存接口写入均衡的控制装置，包括：控制单元，用于将采样信号以预设延时步进发送至内存装置；生成单元，用于根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息；获取单元，用于获取所述采样信息中有效电平之和最大的区域位置；确定单元，用于根据所述区域位置确定所述采样信号的写入均衡延时步进。优选的，所述控制单元用于从所述采样信号的初始位置起始，每次增加预设延时步进，将所述采样信号发送至内存装置，直至延时步进达到第二预设长度。优选的，所述生成单元包括：采样模块，用于对每一延时步进对应的采样信号进行N次采样，获取每一次采样的电平值；其中，N为奇数；处理模块，用于在N次采样中，将相同电平值的采样次数累加，将大于(N-1)/2的累加采样次数对应的电平值作为有效电平；组合模块，用于依据所述延时步进的顺序将每一所述延时步进对应的所述采样信号的有效电平组合，生成所述第一预设长度的采样信息。优选的，所述获取单元用于在所述采样信息中获取第三预设长度的有效电平之和最大的区域位置。优选的，所述确定单元用于根据所述区域位置的起始点对应的所述采样信号的延时步进，获取所述采样信号的写入均衡相位值；所述区域位置为起始点为有效电平为1的区域位置。上述技术方案的有益效果：本技术方案中，内存接口写入均衡的控制方法及装置，在控制采样信号以预设延时步进发送至内存装置的过程中，基于每一延时步进对应的采样信号的有效电平，生成第一预设长度的采样信息；对采样信息进行分析，根据采样信息中有效电平之和最大的区域位置确定采样信号的写入均衡相位值，从而屏蔽在采样过程中因抖动、噪声等干扰造成的采样错误，进而确定采样信号的最佳延时位置，自适应性强。附图说明图1为本专利技术所述的内存接口写入均衡的控制方法的一种实施例的流程图；图2为本专利技术根据采样信号的有效电平生成采样信息的一种实施例的流程图；图3为本专利技术所述的内存接口写入均衡的控制装置的一种实施例的模块图；图4为本专利技术所述生成单元内部的模块图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。对于写入均衡算法JEDEC定义的数据采集方式为：通过配置DRAM的模式寄存器使DRAM进入规定的DRAM写入均衡训练模式，之后DRAM自动使用数据采样时钟(writedqs)上升沿对系统总线时钟(clk)进行采样，将采样到的电压电平从数据线(dq)上反馈输出。业界的普遍算法为：通过不断的线性调整增加数据采样时钟的延时相位，直至最终采样到数据线上的电平第一次从低电平变到高电平，即数据采样时钟和系统总线时钟达到了相同上升沿相位，从而获取到写入均衡数据采样时钟的最佳相位值。然而，实际的情况下，通过线性调整增加数据采样时钟的延时相位的方法仅仅适合于波形质量非常好的情况。由于信号采集需要一定的信号保持时间以及信号保持阈值电平，当波形质量比较好，信号上升下降速率较快时，采集的信号是正确的。但当信号开始恶化时，采集的信号很容出错；对于不同PCB(印刷电路板)设计的差异，板级信号不同，因此系统总线时钟信号容易存在斜率很慢或者信号反射致使的塌陷情况，采集的信号也很容出错。由于信号采集需要一定的信号保持时间以及信号保持阈值电平，当波形质量开始恶化时，就容易出现电平亚稳态的判决错误，当数据采样时钟波形由于整个信号传输路径不好产生信号台阶现象，就可能导致采样到错误的小台阶的上升沿的过程。当信号上升下降速率比较慢时，甚至会出现将下降沿错误的采集成上升沿的情况。将下降沿错误的采集成上升沿主要是由于数据采样时钟在下降沿跨越中间电平时其相对比较器的参考电平的幅度不够大，没有完全达到阈值电平，出现亚稳态，因此很容易受到噪声干扰出现数据输出错误，此时就会导致边缘判断错误。本专利技术为解决因采样信号的阶跃、塌陷及亚稳态等情况导致错误采样的缺陷，提出一种可避免阶跃、塌陷及亚稳态对采样的影响，可适用于不同场景，且本文档来自技高网...

【技术保护点】
1.一种内存接口写入均衡的控制方法，其特征在于，包括：/n将采样信号以预设延时步进发送至内存装置；/n根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息；/n获取所述采样信息中有效电平之和最大的区域位置；/n根据所述区域位置确定所述采样信号的写入均衡相位值。/n

【技术特征摘要】
1.一种内存接口写入均衡的控制方法，其特征在于，包括：
将采样信号以预设延时步进发送至内存装置；
根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息；
获取所述采样信息中有效电平之和最大的区域位置；
根据所述区域位置确定所述采样信号的写入均衡相位值。


2.根据权利要求1所述的内存接口写入均衡的控制方法，其特征在于，将采样信号以预设延时步进发送至内存装置，包括：
从所述采样信号的初始位置起始，每次增加预设延时步进，将所述采样信号发送至内存装置，直至延时步进达到第二预设长度。


3.根据权利要求1所述的内存接口写入均衡的控制方法，其特征在于，根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息，包括：
对每一延时步进对应的采样信号进行N次采样，获取每一次采样的电平值；其中，N为奇数；
在N次采样中，将相同电平值的采样次数累加，将大于(N-1)/2的累加采样次数对应的电平值作为有效电平；
依据所述延时步进的顺序将每一所述延时步进对应的所述采样信号的有效电平组合，生成所述第一预设长度的采样信息。


4.根据权利要求1所述的内存接口写入均衡的控制方法，其特征在于，获取所述采样信息中有效电平之和最大的区域位置，包括：
在所述采样信息中获取第三预设长度的有效电平之和最大的区域位置。


5.根据权利要求1所述的内存接口写入均衡的控制方法，其特征在于，根据所述区域位置确定所述采样信号的写入均衡相位值，包括：
所述区域位置为起始点为有效电平为1的区域位置，根据所述区域位置的起始点对应的所述采样信号的延时步进，...

【专利技术属性】
技术研发人员：叶佳星，傅祥，欧阳志光，
申请(专利权)人：晶晨半导体上海股份有限公司，
类型：发明
国别省市：上海;31