一种双倍速率控制方法及系统技术方案

本发明专利技术提出了一种双倍速率控制方法及系统，其中，所述双倍速率控制方法包括：S1：通过对数据中特定字段的识别，确定所述数据段是否属于MAC帧；S2：若所述数据段属于MAC帧，设定帧区地址位；S3：将所述MAC帧存放在当前帧区地址位下，并将地址位改为接下来的地址，重复执行步骤S2直至数据存放完毕；S4：通过伪读写将MAC帧压缩和IP包进行分类汇聚的集成。

A double rate control method and system

【技术实现步骤摘要】
一种双倍速率控制方法及系统
本专利技术涉及网络领域，特别涉及一种双倍速率控制方法及系统。
技术介绍
随着高性能计算和人工智能技术的快速发展以及大数据的爆发式增长，具有可编程性的FPGA，以其集成度高、处理速度快、执行效率高等优点广泛的应用于加速计算、压缩、解压缩、人工智能等领域。DDRSDRAM(双倍速率同步动态随机存储器)，是当下常用的存储装置。现有的DDR系统结构仅包括简单的DDR控制器接口与DDR存储器(双倍速率存储器)。系统结构单一，效率低下，无法满足系统多样性和高效性的要求。(1)DDR控制器一般结构如图1所示，DDR系统通常包括一个DDR控制器(DDRcontroller)和一个DDR存储器(DDRmemory)，DDR控制器根据DDR规范中定义的时序，向DDR存储器发出初始化、读、写操作等命令，DDR存储器根据DDR规范的定义正确地响应接收到的命令，接收或者发送DDR控制器命令的数据。DDR控制器的核心是内存接口生成器(MemoryInterfaceGenerator，MIG)。DDR3芯片包含64位ddr3_dq、14位ddr3_addr、3位ddr3_ba等外设接口，MIG的存在可以更方便地通过总线，让FPGA对其进行控制。但一般的DDR控制器仅能保证基本的数据写入、读出，数据没有任何分辨能力，属于非智能控制器。同时，由于ddr3_dq是读写共用数据线，一般的DDR控制器无法保证数据的可靠性；部分开发者通过读写等待的方式保证可靠性，但效率依然低下。(2)网络节点的MAC帧压缩和IP包分类汇聚通信网络是指将各个孤立的设备进行物理连接，实现人与人，人与计算机，计算机与计算机之间进行信息交换的链路，从而达到资源共享和通信的目的。网络节点是指一台计算机或其他设备与一个有独立地址和具有传送或接收数据功能的网络相连。节点可以是工作站、客户、网络用户或个人计算机，还可以是服务器、打印机和其他网络连接的设备。每一个工作站﹑服务器、终端设备、网络设备，即拥有自己唯一网络地址的设备都是网络节点。网络节点在通信的过程中，可以分别作为源节点、核心节点(中间节点)、目的节点。每一次通信都是源节点产生数据，经过核心节点(两点通信时不经过)，发送给目的节点的过程。通信链路中的数据一般都是以数据包的形式传输，但源节点处的有用数据可能是以MAC帧或IP包的形式出现，这就需要MAC帧压缩和IP包分类汇聚，如图2所示。而压缩和汇聚过程是需要对数据进行缓存的，这就是需要DDR存储器以及与功能配套的DDR控制器的辅助。为解决现用技术问题的上述缺陷，有必要提出一种新的双倍速率控制方法及系统，以替代现有的控制方法。
技术实现思路
有鉴于此，本专利技术的目的是提出一种基于FPGA的集成了MAC帧压缩和IP包分类汇聚的DDR控制方法。通过在控制器平面加入集成控制机制，充分协调MAC帧压缩存储和IP包分类存储任务，从而合理充分地利用DDR的存储资源。同时通过读写控制办法，保证单压缩多汇聚过程以及数据读出过程同步高效进行，在不增加硬件设备的前提下，保障存取数据的高效有序。为实现上述目的，本专利技术提出了一种双倍速率控制方法，其中，所述双倍速率控制方法包括：S1：通过对数据中特定字段的识别，确定所述数据段是否属于MAC帧；S2：若所述数据段属于MAC帧，设定帧区地址位；S3：将所述MAC帧存放在当前帧区地址位下，并将地址位改为接下来的地址，重复执行步骤S2直至数据存放完毕；S4：通过伪读写将MAC帧压缩和IP包进行分类汇聚的集成。如上所述的双倍速率控制方法，其中，在步骤S1中，通过对数据中特定字段的识别，确定所述数据段是否属于IP包。如上所述的双倍速率控制方法，其中，若所述数据段属于IP包，则执行：捕获IP包的关键分类信息；设定包区地址位；将所述IP包存放在当前包区地址位下，并将地址位改为接下来的地址。如上所述的双倍速率控制方法，其中，所述关键分类信息包括IP地址。如上所述的双倍速率控制方法，其中，在步骤S3中，在将地址位改为接下来的地址和重复执行步骤S2直至数据存储完毕之间还包括：判定所述接下来的地址所对应的数据属于IP包还是属于MAC帧。如上所述的双倍速率控制方法，其中，步骤S4包括：响应于判定写使能信号和读使能均升高，则判定当前状态有无读写；若当前状态无读写，进入写数据/读数据状态并开始写/读；若当前状态有读写，则等待写/读的结束信号直至所述使能信号和读使能不同时升高。本专利技术还提出了一种双倍速率控制系统，其中，所述双倍速率控制系统包括：识别模块，用于通过对数据中特定字段的识别，确定所述数据段是否属于MAC帧；设定模块：若所述数据段属于MAC帧，用于设定帧区地址位；执行模块，用于将所述MAC帧存放在当前帧区地址位下，并将地址位改为接下来的地址，重复执行设定帧区地址位直至数据存放完毕；集成模块，用于通过伪读写将MAC帧压缩和IP包进行分类汇聚的集成。如上所述的双倍速率控制系统系统，其中，所述识别模块还确定所述数据段是否属于IP包，若所述数据段属于IP包，所述执行模块执行：捕获IP包的关键分类信息；设定包区地址位；将所述IP包存放在当前包区地址位下，并将地址位改为接下来的地址。本专利技术还提出了一种终端设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如上所述的双倍速率控制方法的步骤。本专利技术还提出了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如上所述的双倍速率控制方法的步骤。附图说明图1为现有技术的DDR控制器一般结构的示意图；图2为现有技术的MAC帧压缩和IP包分类汇聚示意图；图3为本专利技术的双倍速率控制方法的流程图；图4为本专利技术的MAC帧和IP包在写FIFO中存储的示意结构图；图5为本专利技术的伪同步读写方案的具体实现流程图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。本
技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个本文档来自技高网...

【技术保护点】
1.一种双倍速率控制方法，其特征在于，所述双倍速率控制方法包括：/nS1：通过对数据中特定字段的识别，确定所述数据段是否属于MAC帧；/nS2：若所述数据段属于MAC帧，设定帧区地址位；/nS3：将所述MAC帧存放在当前帧区地址位下，并将地址位改为接下来的地址，重复执行步骤S2直至数据存放完毕；/nS4：通过伪读写将MAC帧压缩和IP包进行分类汇聚的集成。/n

【技术特征摘要】
1.一种双倍速率控制方法，其特征在于，所述双倍速率控制方法包括：
S1：通过对数据中特定字段的识别，确定所述数据段是否属于MAC帧；
S2：若所述数据段属于MAC帧，设定帧区地址位；
S3：将所述MAC帧存放在当前帧区地址位下，并将地址位改为接下来的地址，重复执行步骤S2直至数据存放完毕；
S4：通过伪读写将MAC帧压缩和IP包进行分类汇聚的集成。


2.如权利要求1所述的双倍速率控制方法，其特征在于，在步骤S1中，通过对数据中特定字段的识别，确定所述数据段是否属于IP包。


3.如权利要求2所述的双倍速率控制方法，其特征在于，若所述数据段属于IP包，则执行：
捕获IP包的关键分类信息；
设定包区地址位；
将所述IP包存放在当前包区地址位下，并将地址位改为接下来的地址。


4.如权利要求3所述的双倍速率控制方法，其特征在于，所述关键分类信息包括IP地址。


5.如权利要求3所述的双倍速率控制方法，其特征在于，在步骤S3中，在将地址位改为接下来的地址和重复执行步骤S2直至数据存储完毕之间还包括：
判定所述接下来的地址所对应的数据属于IP包还是属于MAC帧。


6.如权利要求1所述的双倍速率控制方法，其特征在于，步骤S4包括：
响应于判定写使能信号和读使能均升高，则判定当前状态有无读写；
若当...

【专利技术属性】
技术研发人员：章杰钧，张会彬，李良灿，赵永利，张杰，
申请(专利权)人：北京邮电大学，
类型：发明
国别省市：北京;11