补偿的三栅驱动电路、方法及显示设备技术

本申请公开了一种显示面板的阵列上栅极驱动器(GOA)电路。所述GOA电路包括：第一GOA单元，其包括单元电路结构，所述单元电路结构具有上拉节点，其公共地耦接至三个输出晶体管，以控制向与显示面板关联的第一组的三条栅线分别输出第一组的三个栅极驱动信号。所述GOA电路还包括：第二GOA单元，其包括实质上相同的单元电路结构，所述单元电路结构与第一GOA单元级联并且构造为控制分别向与显示面板关联的第二组的三条栅线输出第二组的三个栅极驱动信号。此外，所述GOA电路包括：电容器，其连接在第二GOA单元的第二组的三个输出端中的一个输出端与第一GOA单元的上拉节点之间。

【技术实现步骤摘要】
【国外来华专利技术】补偿的三栅驱动电路、方法及显示设备
本专利技术涉及显示技术，更具体地，涉及补偿的三栅驱动电路、方法、以及显示设备。
技术介绍
在现代显示技术中，已在显示面板中使用阵列上栅极驱动器(GOA)电路来产生多个栅极驱动信号，以通过多条栅线进行逐行扫描。这是驱动显示面板中的基于薄膜晶体管的像素阵列以在显示面板上一个接一个地显示图像帧的有效方式。基于这种显示技术，进行了很多改善GOA电路的性能的努力，包括限制电路中的晶体管器件的数量以在仍然为每个输出的栅极驱动信号提供稳定波形的同时实现显示面板的窄边框。尽管如此，期望更好的电路设计来减少多个栅极驱动信号之间的输出延迟和放电速率的变化，以高效地对相应的栅线进行充电，从而改善显示质量。
技术实现思路
在一方面，本公开提供了一种显示面板的阵列上栅极驱动器(GOA)电路。所述GOA电路包括：第一GOA单元，其具有单元电路结构，所述单元电路结构包括上拉节点，其公共地耦接至三个或更多个输出晶体管，以控制分别向第一组的三个或更多个输出端输出第一组的三个或更多个栅极驱动信号，所述第一组的三个或更多个输出本文档来自技高网...

【技术保护点】
1.一种显示面板的阵列上栅极驱动器(GOA)电路，包括：/n第一GOA单元，其具有单元电路结构，所述单元电路结构包括上拉节点，所述上拉节点公共地耦接至三个或更多个输出晶体管，以控制分别向第一组的三个或更多个输出端输出第一组的三个或更多个栅极驱动信号，所述第一组的三个或更多个输出端分别连接至与所述显示面板关联的第一组的三条或更多条栅线；/n第二GOA单元，其包括实质上相同的单元电路结构，所述单元电路结构与所述第一GOA单元级联并且构造为控制分别向第二组的三个或更多个输出端输出第二组的三个或更多个栅极驱动信号，所述第二组的三个或更多个输出端分别连接至与所述显示面板关联的第二组的三条或更多条栅线；和...

【技术特征摘要】
【国外来华专利技术】1.一种显示面板的阵列上栅极驱动器(GOA)电路，包括：
第一GOA单元，其具有单元电路结构，所述单元电路结构包括上拉节点，所述上拉节点公共地耦接至三个或更多个输出晶体管，以控制分别向第一组的三个或更多个输出端输出第一组的三个或更多个栅极驱动信号，所述第一组的三个或更多个输出端分别连接至与所述显示面板关联的第一组的三条或更多条栅线；
第二GOA单元，其包括实质上相同的单元电路结构，所述单元电路结构与所述第一GOA单元级联并且构造为控制分别向第二组的三个或更多个输出端输出第二组的三个或更多个栅极驱动信号，所述第二组的三个或更多个输出端分别连接至与所述显示面板关联的第二组的三条或更多条栅线；和
电容器，其连接在所述第二GOA单元的第二组的三个输出端中的一个输出端与所述第一GOA单元的所述上拉节点之间。


2.根据权利要求1所述的GOA电路，其中，所述单元电路结构包括：多个晶体管，其构造为将所述上拉节点充电至第一电压电平；所述多个晶体管包括：所述三个或更多个输出晶体管，其具有对应的三个或更多个栅极和三个或更多个漏极，所述三个或更多个栅极公共地耦接至所述上拉节点，所述三个或更多个漏极实质上在所述上拉节点被充电至所述第一电压电平的同时分别地被提供有第一组的三个或更多个时钟信号；所述第一电压电平足够高以允许所述第一组的三个或更多个时钟信号分别传递至所述三个或更多个输出晶体管的三个或更多个源极。


3.根据权利要求2所述的GOA电路，其中，所述第一组的三个或更多个时钟信号包括：第一时钟信号，其具有第一脉冲上升沿和第一脉冲下降沿；第二时钟信号，其具有与所述第一脉冲上升沿同时上升的第二脉冲上升沿和所述第一脉冲下降沿后第一延迟时间时的第二脉冲下降沿；第三时钟信号，其具有与所述第一脉冲上升沿同时上升的第三脉冲上升沿和所述第二脉冲下降沿后第二延迟时间时的第三脉冲下降沿。


4.根据权利要求3所述的GOA电路，其中，所述三个或更多个输出晶体管的三个或更多个源极分别连接至所述第一组的三个或更多个输出端以输出所述第一组的三个或更多个时钟信号作为所述第一组的三个或更多个栅极驱动信号。


5.根据权利要求3所述的GOA电路，其中，所述上拉节点处的所述第一电压电平在施加至所述三个或更多个输出晶体管中的第一输出晶体管的所述第一时钟信号关断时在所述第一脉冲下降沿的时间处降至第二电压电平，在施加至所述三个或更多个输出晶体管中的第二输出晶体管的所述第二时钟信号关断时在所述第二脉冲下降沿的时间处进一步降至第三电压电平，并且在施加至所述三个或更多个输出晶体管中的第三输出晶体管的所述第三时钟信号关断时在所述第三脉冲下降沿的时间处再次降至第四电压电平。


6.根据权利要求5所述的GOA电路，其中，所述上拉节点被施加补偿信号，该补偿信号经由与所述第二GOA单元的所述第二组的三个或更多个输出端中的一个输出端连接的所述电容器耦合自所述第二组的三个或更多个栅极驱动信号中的一个栅极驱动信号，所述补偿信号包括：抬高脉冲上升沿，其与所述第一脉冲下降沿实质上同时出现，用于将所述第二电压电平抬高，以在所述第一延迟时间期间将所述第一GOA单元的所述三个或更多个输出晶体管中的剩余输出晶体管保持为导通状态并且减少所述三个或更多个输出晶体管中的所述第一输出晶体管从导通状态到关断状态的放电时间。


7.根据权利要求6所述的GOA电路，其中，由于所述第二电压电平被抬高，所述第三电压电平随后被抬高，以在所述第二延迟时间期间将所述三个或更多个输出晶体管中的剩余输出晶体管保持为导通状态并且减少所述三个或更多个输出晶体管中的所述第二输出晶体管从导通状态到关断状态的放电时间；由于所述第二电压电平被抬高，所述第四电压电平随后被抬高，以减少所述三个或更多个输出晶体管中的所述第三输出晶体管从导通状态到关断状态的放电时间。


8.根据权利要求6所述的GOA电路，其中，所述第二GOA单元构造为实质上与所述抬高脉冲上升沿同时地接收第二组的三个或更多个时钟信号，所述第二组的三个或更多个时钟信号分别被施加至所述第二GOA单元的所述三个或更多个输出晶体管的三个或更多个漏极，以作为所述第二组的三个或更多个栅极驱动信号输出至所述第二组的三个或更多个输出端。


9.根据权利要求8所述的GOA电路，所述补偿信号耦合自所述第二组的三个或更多个栅极驱动信号中的一个栅极驱动信号，该一个栅极驱动信号源自所述第二组的三个或更多个时钟信号中的具有作为所述抬高脉冲上升...

【专利技术属性】
技术研发人员：韩明夫，商广良，姚星，郑皓亮，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京;11