内容寻址存储器、数据处理方法及网络设备技术

本申请公开CAM、数据处理方法及网络设备，涉及存储技术领域，可解决现有的CAM面积较大，进而功耗较大的问题。该CAM包括：M行N列bit单元，每个bit单元包括第一FeFET和第二FeFET，第一FeFET的源极连接第二FeFET的漏极，第二FeFET的源极接地，同一列bit单元对应同一匹配线；位于同一列的每个bit单元中的第一FeFET的漏极均连接该列对应的匹配线。同一行bit单元对应同一第一位线和同一第二位线，位于同一行的每个bit单元中的第一FeFET的栅极均连接该行对应的第一位线，位于同一行的每个bit单元中的第二FeFET的栅极均连接该行对应的第二位线。该CAM可应用在路由器等网络设备中。

Content addressable memory, data processing method and network equipment

【技术实现步骤摘要】
内容寻址存储器、数据处理方法及网络设备
本申请涉及存储
，尤其涉及内容寻址存储器、数据处理方法及网络设备。
技术介绍
内容寻址存储器(contentaddressablememory，CAM)是网络设备的重要物理器件，一种典型的CAM为三态内容寻址存储器(ternarycontentaddressablememory，TCAM)主要用于快速查找访问控制列表(accesscontrollist，ACL)、路由表等表项。如图1所示，传统的基于(metaloxidesemiconductor，MOS)管的TCAM，每一个位(bit)单元由16个晶体管(transistor，T)构成，其中12T用于存储数值和掩码，4T用于做比较。搜索线(searchline，SL)用来输入匹配值(key)，匹配线(matchline，ML)用来返回匹配结果。该传统TCAM阵列中每一行代表一个表项，查找数据时，先把每一行的ML都充到高电位。每一列的SL输入key的一个bit，将该bit的值与TCAM表项中的值比较，所有表项同时进行匹配。如果某一行中的所有b本文档来自技高网...

【技术保护点】
1.内容寻址存储器CAM，其特征在于，包括：M行N列位bit单元，所述M和N均为大于等于1的正整数；每个所述bit单元包括第一铁电场效应晶体管FeFET和第二FeFET；所述第一FeFET的源极连接所述第二FeFET的漏极；所述第二FeFET的源极接地；/n所述CAM的一列bit单元中存储的数据组成一个表项；同一列bit单元对应同一匹配线；位于同一列的每个bit单元中的第一FeFET的漏极均连接该列对应的匹配线；同一行bit单元对应同一第一位线和同一第二位线，位于同一行的每个bit单元中的第一FeFET的栅极均连接该行对应的第一位线，位于同一行的每个bit单元中的第二FeFET的栅极均连接该行...

【技术特征摘要】
1.内容寻址存储器CAM，其特征在于，包括：M行N列位bit单元，所述M和N均为大于等于1的正整数；每个所述bit单元包括第一铁电场效应晶体管FeFET和第二FeFET；所述第一FeFET的源极连接所述第二FeFET的漏极；所述第二FeFET的源极接地；
所述CAM的一列bit单元中存储的数据组成一个表项；同一列bit单元对应同一匹配线；位于同一列的每个bit单元中的第一FeFET的漏极均连接该列对应的匹配线；同一行bit单元对应同一第一位线和同一第二位线，位于同一行的每个bit单元中的第一FeFET的栅极均连接该行对应的第一位线，位于同一行的每个bit单元中的第二FeFET的栅极均连接该行对应的第二位线。


2.根据权利要求1所述的CAM，其特征在于，还包括：
同一列bit单元分别对应同一第一背栅线和同一第二背栅线；位于同一列的每个bit单元中的第一FeFET的背栅极均连接该列对应的第一背栅线；位于同一列的每个bit单元中的第二FeFET的背栅极均连接该列对应的第二背栅线。


3.一种数据处理方法，应用于权利要求1或2所述的内容寻址存储器CAM，其特征在于，所述方法包括：
设置每个bit单元中的第一FeFET和/或第二FeFET始终断开；
分别设置所述CAM中的匹配线连接的第一FeFET的漏极的电压为预设电压，不同匹配线对应的预设电压相同或不同；
分别通过第一位线输入匹配值，通过第二位线输入所述匹配值的相反值或者通过所述第二位线输入匹配值，通过所述第一位线输入所述匹配值的相反值；
若存在目标列的匹配线的输出电压保持为所述目标列对应的预设电压，则确定所述目标列的bit单元中存储的数据组成的表项为匹配表项。


4.根据权利要求3所述的数据处理方法，其特征在于，所述FeFET包括栅极，不包括背栅极；所述设置每个bit单元中的第一FeFET和/或第二FeFET始终断开包括：
设置每个bit单元中与第一位线连接的第一FeFET和/或与第二位线连接的第二FeFET的栅极电压位于第一电压范围，以使得所述第一FeFET和/或第二FeFET始终断开；其中，当FeFET的栅极的电压位于第一电压范围时，所述FeFET断开；
所述分别通过第一位线输入匹配值，通过第二位线输入所述匹配值的相反值或者通过所述第二位线输入匹配值，通过所述第一位线输入所述匹配值的相反值，包括：
分别设置第一位线连接的第一FeFET的栅极的电压为第一电压，设置第二位线连接的第二FeFET的栅极的电压为第二电压以通过所述第一位线输入匹配值，通过所述第二位线输入所述匹配值的相反值或者通过所述第二位线输入匹配值，通过所述第一位线输入所述匹配值的相反值；
或者，所述FeFET包括栅极和背栅极；
所述设置每个bit单元中的第一FeFET和/或第二FeFET始终断开包括：
设置每个bit单元中与第一位线连接的第一FeFET的栅极和背栅极的电压差位于第一电压范围，和/或，设置每个bit单元中与第二位线连接的第二FeFET的栅极和背栅极的电压差位于第一电压范围，以使得所述第一FeFET和/或第二FeFET始终断开；其中，当FeFET的栅极和背栅极的电压差位于第一电压范围时，所述FeFET断开；
所述分别通过第一位线输入匹配值，通过第二位线输入所述匹配值的相反值或者通过所述第二位线输入匹配值，通过所述第一位线输入所述匹配值的相反值，包括：
分别设置第一位线连接的第一FeFET的栅极和背栅极的电压差为第一电压，设置第二位线连接的第二FeFET的栅极和背栅极的电压差为第二电压以通过所述第一位线输入匹配值，通过所述第二位线输入所述匹配值的相反值或者通过所述第二位线输入匹配值，通过所述第一位线输入所述匹配值的相反值。


5.根据权利要求4所述的数据处理方法，其特征在于，
若通过所述第一位线输入匹配值，则当所述匹配值为0时，所述第一电压位于第二电压范围，所述第二电压位于第三电压范围；当所述匹配值为1时，所述第一电压位于第三电压范围，所述第二电压位于第二电压范围；
若通过所述第二位线输入匹配值，则当所述匹配值为0时，所述第一电压位于第三电压范围，所述第二电压位于第二电压范围；当所述匹配值为1时，所述第一电压位于第二电压范围，所述第二电压位于第三电压范围；
其中，若FeFET包含栅极，不包含背栅极，则当栅极的电压位于第二电压范围时，所述FeFET中输入匹配值以进行匹配，当栅极的电压位于第三电压范围时，所述FeFET始终导通；或者，若FeFET包含栅极和背栅极，则当栅极和背栅极的电压差位于第二电压范围时，所述FeFET中输入匹配值以进行匹配，当栅极和背栅极的电压差位于第三电压范围时，所述FeFET始终导通。


6.根据权利要求3至5任一项所述的数据处理方法，其特征在于，所述方法还包括：
若存在至少两个匹配表项，则将存储地址最小的匹配表项作为匹配结果输出；
或者，将列号最小的目标列的bit单元中存储的数据组成的表项作为匹配结果输出。


7.根据权利要求3至6任一项所述的数据处理方法，其特征在于，所述方法还包括：
当表项的匹配方式为精确匹配或掩码匹配且bit单元的掩码为1时，在所述bit单元中写入数据时，分别在第一FeFET和第二FeFET中写入不同值；
当表项的匹配方式为掩码匹配且bit单元的掩码为0时，在所述bit单元中写入数据时，在所述第一FeFET和第二FeFET中均写入0。


8.根据权利要求7所述的数据处理方法，其特征在于，所述FeFET包括栅极和背栅极；
所述在所述bit单元中写入数据时，分别在第一FeFET和第二FeFET中写入不同值，包括：
设置第一位线连接的第一FeFET的栅极和背栅极的电压差位于第四电压范围，设置第二位线连接的第二FeFET的栅极和背栅极的电压差位于第五电压范围以使得第一FeFET和第二FeFET写入不同值；其中，所述第四电压范围和第五电压范围不同；
所述在所述第一FeFET和第二FeFET中均写入0，包括：
设置第一位线连接的第一FeFET的栅极和背栅极的电压差、第二位线连接的第二FeFET的栅极和背栅极的电压差位于相同的电压范围以使得写入所述第一FeFET和第二FeFET的值都为0。


9.根据权利要求8所述的数据处理方法，其特征在于，所述FeFET包括栅极和背栅极；所述方法还包括：
当在CAM中位于第X行Y列的bit单元写入数据时，设置第X行的第一位线连接的第一FeFET的栅极的电压为第一写入电压，第二位线连接的第二FeFET的栅极的电压为第二写入电压；设置其余行的第一位线连接的第一FeFET的栅极的电压为第三写入电压，第二位线连接的第二FeFET的栅极的电压为第四写入电压；
设置第Y列的第一背栅线连接的第一FeFET的背栅极的电压为第五写入电压，第二背栅线连接的第二FeFET的背栅极的电压为第六写入电压；设置其余列的第一背栅线连接的第一FeFET的背栅极的电压为第七写入电压，第二背栅线连接的第二FeFET的背栅极的电压为第八写入电压。


10.根据权利要求9所述的数据处理方法，其特征在于，所述第一写入电压和所述第五写入电压之差在第四电压范围内、所述第二写入电压和所述第六写入电压之差在第五电压范围内以使得仅在第X行Y列的bit单元中写入数据；所述第三写入电压和所述第五写入电压之差、所述第四写入电压和所述第六写入电压之差、所述第三写入电压和所述第七写入电压之差、所述第四写入电压和所述第八写入电压之差、所述第一写入电压和所述第七写入电压之差、所述第二写入电压和所述第八写入电压之差在第六电压范围内以使得不在其余bit单元中写入数据。


11.根据权利要求7所述的数据处理方法，其特征在于，所述FeFET包括栅极，不包括背栅极；
所述在所述bit单元中写入数据时，分别在第一FeFET和第二FeFET中写入不同值，包括：
设置第一位线连接的第一FeFET的栅极的电压位于第四电压范围，第二位线连接的第二FeFET的栅极的电压位于第五电压范围以使得第一FeFET和第二FeFET写入不同值；其中，所述第四电压范围和第五电压范围不同；
所述在所述第一FeFET和第二FeFET中均写入0，包括：
设置第一位线连接的第一FeFET的栅极和第二位线连接的第二FeFET的栅极的电压位于相同的电压范围以使得写入所述第一FeFET和第二FeFET的值都为0。


12.根据权利要求11所述的数据处理方法，其特征在于，所述FeFET包括栅极，不包括背栅极，每个bit单元中的第一FeFET的栅极与连接的第一位线之间设置有开关，每个bit单元中的第二FeFET的栅极与连接的第二位线之间设置有开关；所述方法还包括：
当在CAM中位于第X行Y列的bit单元中写入数据时，设置所述第X行Y列的bit单元中的第一FeFET的栅极与连接的第一位线之间的开关打开，第二FeFET的栅极与连接的第二位线之间的开关打开；设置第X行的其余bit单元中的第一FeFET的栅极与连接的第一位线之间的开关关闭，第二FeFET的栅极与连接的第二位线之间的开关关闭；
设置第X行的第一位线连接的第一FeFET的栅极的电压为第一写入电压，第二位线连接的第二FeFET的栅极的电压为第二写入电压；设置其余行的第一位线连接的第一FeFET的栅极的电压为第三写入电压，第二位线连接的第二FeFET的栅极的电压为第四写入电压；
其中，所述第一写入电压在第四电压范围内，第二写入电压在第五电压范围...

【专利技术属性】
技术研发人员：喻径舟，王临春，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44