一种通用神经网络加速器制造技术

本发明专利技术公开一种通用神经网络加速器，属于片上系统技术领域。所述通用神经网络加速器，面向片上系统，所述片上系统包括主处理器，所述通用神经网络加速器被集成到SoC中，以协处理器的形式通过协处理器接口与所述主处理器耦合，实现基于所述主处理器扩展指令设计的自定义指令集；所述通用神经网络加速器和所述主处理器共享一级缓存L1 DCache。加速器设计完成后，用户可以在指令层面调度神经网络算法，并且针对不同的神经网络算法设定不同的向量参数，能够适应不断发展的新型神经网络算法和变化多样的应用场景。

A general neural network accelerator

【技术实现步骤摘要】
一种通用神经网络加速器
本专利技术是一种面向片上系统的通用神经网络加速器，涉及片上系统
，特别涉及加速器设计领域。
技术介绍
在大数据分析和大规模高速计算平台的支撑下，神经网络技术得到了可足的发展。一方面，神经网络算法不断改进，继CNN（ConvolutionalNeuralNetworks，卷积神经网络）之后，诸如RNN（RecurrentNeuralNetwork，循环神经网络）、GAN（GenerativeAdversarialNetworks，生成式对抗网络）等新型网络模型层出不穷；另一方面，由于神经网络算法在图像识别、语音分析和自然语言处理等领域表现突出，被广泛地应用到嵌入式系统中。嵌入式系统是一个专用的片上系统，它对系统的性能和功耗有着严格的要求。因此，在片上系统中集成神经网络加速器成为一个研究热点。随着各类神经网络算法的提出，各式各样的神经网络加速器应运而生。但是，这些神经网络加速器往往是针对特定网络模型而设计的，不具有通用型，灵活性差。“寒武纪”芯片提出了基于领域专用指令集架构的神经网络加速器设计方法，从指令层面加本文档来自技高网...

【技术保护点】
1.一种通用神经网络加速器，面向片上系统，所述片上系统包括主处理器，其特征在于，所述通用神经网络加速器被集成到SoC中，以协处理器的形式通过协处理器接口与所述主处理器耦合，实现基于所述主处理器扩展指令设计的自定义指令集；所述通用神经网络加速器和所述主处理器共享一级缓存L1 DCache。/n

【技术特征摘要】
1.一种通用神经网络加速器，面向片上系统，所述片上系统包括主处理器，其特征在于，所述通用神经网络加速器被集成到SoC中，以协处理器的形式通过协处理器接口与所述主处理器耦合，实现基于所述主处理器扩展指令设计的自定义指令集；所述通用神经网络加速器和所述主处理器共享一级缓存L1DCache。


2.如权利要求1所述的通用神经网络加速器，其特征在于，所述通用神经网络加速器包括输入数据通路、输出数据通路、算术逻辑单元、地址生成器和译码控制单元；
所述地址生成器产生每次获取源向量的地址vctxAddr和vctyAddr，以及将结果写回内存的地址rsltAddr；在译码控制单元的作用下，输入数据通路通过MEM响应接口从一级缓存L1DCache中交替读取两个源向量，每次读取64位数，并分别存储在vctx寄存器和vcty寄存器；算术逻辑单元接收到译码控制单元的使能信号后执行计算；计算完成后，将计算结果存储到输出数据通路的寄存器中，其中vsum寄存器存储向量点积结果，sumVect存储向量加结果，译码控制单元根据指令的功能码，在输出端选择输出计算结果。


3.如权利要求2所述的通用神经网络加速器，其特征在于，所述协处理器接口包括四个通道：
控制通道，用于所述通用神经网络加速器与所述主处理器之间传递状态信息；
请求通道，用于所述主处理器为所述通用神经网络加速器传递指令信息；
存储器请求通道，用于所述通用神经网络加速器向所述主处理器中的存储器发起读写请求；
存储器响应通道，用于所述主处理器向所述通用神经网络加速器返回数据读出结果。


4.如权利要求2所述的通用神经...

【专利技术属性】
技术研发人员：魏敬和，黄乐天，明小满，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏;32