一种基于FPGA与RISC-V的互联交换方法技术

本发明专利技术特别涉及一种基于FPGA与RISC‑V的互联交换方法。该基于FPGA与RISC‑V的互联交换方法，采用FPGA+RISC‑V的芯片架构，所述RISC‑V芯片将配置好的路由表发送给FPGA芯片进行路由匹配；所述FPGA芯片通过内设的Aurora接口与带有Aurora接口的其他芯片进行数据交换；同时FPGA芯片将数据传输和匹配中的错误及时传送给RISC‑V芯片，错误分为可恢复错误和不可恢复错误，当出现不可恢复错误时，RISC‑V芯片发送指令终止FPGA芯片中的数据传输，并记录日志。该基于FPGA与RISC‑V的互联交换方法，采用高速Aurora接口，数据传输速度快，不仅实现了对各个芯片的数据共享，便于对系统管理，同时还能在线可置优先级，提高了系统的灵活性。

An interconnection and exchange method based on FPGA and risc-v

【技术实现步骤摘要】
一种基于FPGA与RISC-V的互联交换方法
本专利技术涉及数据传输
，特别涉及一种基于FPGA与RISC-V的互联交换方法。
技术介绍
FPGA(FieldProgrammableGateArray)，即现场可编程门阵列，具有很高的灵活性，同时FPGA芯片有丰富的触发器和I/O引脚，而且是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。因此，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA芯片可以连接多个芯片，实现各个芯片之间的信息共享是实现系统管理的必要条件。针对以上情况，本专利技术提出了一种基于FPGA与RISC-V的互联交换方法。
技术实现思路
本专利技术为了弥补现有技术的缺陷，提供了一种简单高效的基于FPGA与RISC-V的互联交换方法。本专利技术是通过如下技术方案实现的：一种基于FPGA与RISC-V的互联交换方法，其特征在于：采用FPGA+RISC-V的芯片架构，所述RISC-V芯片将配置好的路由表发送给FPGA芯片进行路由匹配；所述FPGA芯片通过内设的Aurora接口与带有Aurora接口的其他芯片进行数据交换；同时FPGA芯片将数据传输和匹配中的错误及时传送给RISC-V芯片，错误分为可恢复错误和不可恢复错误，当出现不可恢复错误时，RISC-V芯片发送指令终止FPGA芯片中的数据传输，并记录日志。所述FPGA芯片根据系统需求，将路由表以固定的格式固定在RISC-V芯片的外部存储中，或者RISC-V芯片采用上位机形式将路由表下发到FPGA芯片中。与FPGA芯片相连的带有Aurora接口的其他芯片准备好要发送的数据，并以数据头+数据+数据尾的格式来进行发送和接收；其中数据头包含头部指示信号，源器件ID，目的器件ID和数据标志，数据尾部除了包含尾部指示信号外还有CRC。所述FPGA芯片内还设有数据解析模块，互联交换模块，仲裁模块和路由匹配模块；所述FPGA芯片与带有Aurora接口的其他芯片进行交换的数据均经过Aurora接口；数据交换过程包括以下步骤：第一步，Aurora接口根据Aurora的接口时序模拟出Aurora的读写控制，通过FIFO(FirstInputFirstOutput，先入先出队列)将数据传递到数据解析模块；第二步，数据解析模块对接收到的数据进行分析，提取出路由匹配模块和仲裁模块所需要的信息，配合路由匹配模块，经仲裁模块将数据发送到互联交换模块；第三步，最后互联交换模块将数据发送到相应的Aurora接口，即可实现对各个芯片数据的共享。所述第二步中，数据解析模块对数据进行分析，首先将数据中的源器件ID、目的器件ID、数据长度以及数据标志参数提取出来，然后分析数据尾部的CRC，以确定数据的正确性；如果CRC不正确，则将相应的错误代码发送到RISC-V芯片中去；RISC-V芯片根据错误代码选择清除错误或者终止FPGA芯片数据传输，并将FPGA芯片复位，同时将错误代码记录到错误日志中，方便用户对错误的原因进行查找；FPGA芯片告知对端的芯片重新发送数据，错误数据则进入互联交换模块并被丢弃。所述第二步中，仲裁模块与路由匹配模块相互配合来对进入FPGA的数据进行路由；所述路由匹配模块将解析数据信息同路由表的信息进行比较，根据比较结果决定数据的流向；所述仲裁模块根据先到先处理的原则对各个芯片的数据进行处理，按仲裁顺序将数据发送到互联交换模块。所述路由匹配模块根据应用需求可以选择固定交换形式或上层下发形式，所述路由表的信息包括源器件ID、目的器件ID、优先级及数据标志。当有不同源ID的芯片发送的数据同时到达时，所述仲裁模块根据解析数据信息中的优先级来确定优先转发的数据；若优先级相同则采用分时复用的方法，根据数据的源ID的数值大小来决定优先处理的数据，ID小的先发送。所述仲裁模块在处理数据时，其他芯片发送的数据缓存在FIFO中，根据分时复用的算法，等待上一个数据转发完成，再进行另一个源ID的数据转发。本专利技术的有益效果是：该基于FPGA与RISC-V的互联交换方法，采用高速Aurora接口，数据传输速度快，不仅实现了对各个芯片的数据共享，便于对系统管理，同时还能在线可置优先级，提高了系统的灵活性。附图说明附图1为本专利技术基于FPGA与RISC-V的互联交换方法示意图。具体实施方式为了使本
的人员更好的理解本专利技术中的技术方案，下面将结合本专利技术实施例，对本专利技术实施例中的技术方案进行清楚，完整的描述。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本专利技术保护的范围。该基于FPGA与RISC-V的互联交换方法，采用FPGA+RISC-V的芯片架构，所述RISC-V芯片将配置好的路由表发送给FPGA芯片进行路由匹配；所述FPGA芯片通过内设的Aurora接口与带有Aurora接口的其他芯片进行数据交换；同时FPGA芯片将数据传输和匹配中的错误及时传送给RISC-V芯片，错误分为可恢复错误和不可恢复错误，当出现不可恢复错误时，RISC-V芯片发送指令终止FPGA芯片中的数据传输，并记录日志。所述FPGA芯片根据系统需求，将路由表以固定的格式固定在RISC-V芯片的外部存储中，或者RISC-V芯片采用上位机形式将路由表下发到FPGA芯片中。与FPGA芯片相连的带有Aurora接口的其他芯片准备好要发送的数据，并以数据头+数据+数据尾的格式来进行发送和接收；其中数据头包含头部指示信号，源器件ID，目的器件ID和数据标志，数据尾部除了包含尾部指示信号外还有CRC。所述FPGA芯片内还设有数据解析模块，互联交换模块，仲裁模块和路由匹配模块；所述FPGA芯片与带有Aurora接口的其他芯片进行交换的数据均经过Aurora接口；数据交换过程包括以下步骤：第一步，Aurora接口根据Aurora的接口时序模拟出Aurora的读写控制，通过FIFO(FirstInputFirstOutput，先入先出队列)将数据传递到数据解析模块；第二步，数据解析模块对接收到的数据进行分析，提取出路由匹配模块和仲裁模块所需要的信息，配合路由匹配模块，经仲裁模块将数据发送到互联交换模块；第三步，最后互联交换模块将数据发送到相应的Aurora接口，即可实现对各个芯片数据的共享。所述第二步中，数据解析模块对数据进行分析，首先将数据中的源器件ID、目的器件ID、数据长度以及数据标志参数提取出来，然后分析数据尾部的CRC，以确定数据的正确性；如果CRC不正确，则将相应的错误代码发送到RISC-V芯片中去；RISC-V芯片根据错误代码选择清除错误或者终止FPGA芯片数据传输，并将FPGA芯片复位，同时将错误代码记录到错误日志中，方便用户对错误的原因进行查找；本文档来自技高网...

【技术保护点】
1.一种基于FPGA与RISC-V的互联交换方法，其特征在于：采用FPGA+RISC-V的芯片架构，所述RISC-V芯片将配置好的路由表发送给FPGA芯片进行路由匹配；所述FPGA芯片通过内设的Aurora接口与带有Aurora接口的其他芯片进行数据交换；/n同时FPGA芯片将数据传输和匹配中的错误及时传送给RISC-V芯片，错误分为可恢复错误和不可恢复错误，当出现不可恢复错误时，RISC-V芯片发送指令终止FPGA芯片中的数据传输，并记录日志。/n

【技术特征摘要】
1.一种基于FPGA与RISC-V的互联交换方法，其特征在于：采用FPGA+RISC-V的芯片架构，所述RISC-V芯片将配置好的路由表发送给FPGA芯片进行路由匹配；所述FPGA芯片通过内设的Aurora接口与带有Aurora接口的其他芯片进行数据交换；
同时FPGA芯片将数据传输和匹配中的错误及时传送给RISC-V芯片，错误分为可恢复错误和不可恢复错误，当出现不可恢复错误时，RISC-V芯片发送指令终止FPGA芯片中的数据传输，并记录日志。


2.根据权利要求1所述的基于FPGA与RISC-V的互联交换方法，其特征在于：所述FPGA芯片根据系统需求，将路由表以固定的格式固定在RISC-V芯片的外部存储中，或者RISC-V芯片采用上位机形式将路由表下发到FPGA芯片中。


3.根据权利要求1所述的基于FPGA与RISC-V的互联交换方法，其特征在于：与FPGA芯片相连的带有Aurora接口的其他芯片准备好要发送的数据，并以数据头+数据+数据尾的格式来进行发送和接收；其中数据头包含头部指示信号，源器件ID，目的器件ID和数据标志，数据尾部除了包含尾部指示信号外还有CRC。


4.根据权利要求1、2或3所述的基于FPGA与RISC-V的互联交换方法，其特征在于：所述FPGA芯片内还设有数据解析模块，互联交换模块，仲裁模块和路由匹配模块；
所述FPGA芯片与带有Aurora接口的其他芯片进行交换的数据均经过Aurora接口；
数据交换过程包括以下步骤：
第一步，Aurora接口根据Aurora的接口时序模拟出Aurora的读写控制，通过FIFO将数据传递到数据解析模块；
第二步，数据解析模块对接收到的数据进行分析，提取出路由匹配模块和仲裁模块所需要的信息，配合路由匹配模块，经仲裁模块将数据发送到互联交换模块；
第三步，最后互联交换模块将数据发送到相应的Aurora接口，即可实现对各个芯片...

【专利技术属性】
技术研发人员：秦刚，金长新，姜凯，赵鑫鑫，李朋，
申请(专利权)人：山东浪潮人工智能研究院有限公司，
类型：发明
国别省市：山东;37