一种沿斜率小的信号处理装置及方法制造方法及图纸

本发明专利技术提供了一种沿斜率小的信号处理装置，包括：倍频模块，所述倍频模块的输入端接收时钟信号并对所述时钟信号进行倍频；寄存器模块，其时钟端与所述倍频模块的输出端连接，所述寄存器模块接收串行输入的第一信号后并行输出第二信号；门电路，其输入端连接所述寄存器模块的输出端，所述门电路用于对并行输出的所述第二信号进行逻辑运算以得到第三信号。本发明专利技术的装置对时钟频率clk倍频，例如测量频率时对计算频率计的主时钟倍频，然后复用倍频时钟对输入的信号采样、移位寄存，再进行门电路处理以得到第三信号。经过本发明专利技术的装置得到第三信号后再计数沿的个数，就实现了处理电平翻转太慢的信号时不受小噪声影响，从而使得处理结果更准确。

A signal processing device and method with small slope

【技术实现步骤摘要】
一种沿斜率小的信号处理装置及方法
本专利技术涉及信号处理领域，具体涉及一种沿斜率小的信号处理装置及方法。
技术介绍
信号输入都存在噪声容限的问题，针对于沿斜率大的信号，即一个时钟周期内完成上升或者下降过程的信号，即使信号的采样时刻位于上升/下降的过程中，该时刻判断结果可能是低电平或者高电平，但是对于上升沿/下降沿的计数结果却不产生任何影响，因为信号在上升/下降前后保持低/高电平的时间必然大于一个时钟周期。如果输入的信号电平翻转太慢，即沿斜率太小，即使输入的电压噪声比较小，也有可能对于沿的判断出错导致计算信号上升/下降次数不准确。也就是说，实际只有一个上升沿(或下降沿)的情况，FPGA的处理结果成为了不止一个沿，从而影响到最终结果。例如，在实际应用中，用逻辑芯片计数上升沿的方法测量频率时，出现计算上升/下降次数不准确的情况。
技术实现思路
鉴于上述问题，提出了本专利技术以便提供一种克服上述问题或者至少部分地解决上述问题的一种沿斜率小的信号处理装置及方法。依据本专利技术的一个方面，提供一种沿斜率小的信号处理装置，包括：倍频模块，所述倍频模块的输入端接收时钟信号并对所述时钟信号进行倍频；寄存器模块，其时钟端与所述倍频模块的输出端连接，所述寄存器模块接收串行输入的第一信号后并行输出第二信号；门电路，所述门电路的输入端连接所述寄存器模块的输出端，所述门电路用于对并行输出的所述第二信号进行逻辑运算以得到第三信号。优选的，所述寄存器模块为移位寄存器。优选的，所述移位寄存器包含多个串联的触发器，所述触发器的个数与所述倍频模块的倍频数一致。优选的，所述门电路至少为或门电路或者与门电路。优选的，每一个所述触发器的输出端均连接所述门电路的输入端，且位于前一级的所述触发器的输出端连接位于后一级的所述触发器的输入端，所述倍频模块的输出端分别连接每一个所述触发器的时钟端。依据本专利技术的一个方面，提供一种沿斜率小的信号处理方法，包括：接收时钟信号并对所述时钟信号进行倍频；根据所述倍频后的时钟信号接收串行输入的第一信号后并行输出第二信号；对并行输出的所述第二信号进行逻辑运算得到第三信号。优选的，对所述时钟信号的倍频数与并行输出的所述第二信号的位数一致。优选的，对所述第二信号进行逻辑运算至少包括：或运算或者与运算。优选的，采用移位寄存器接收串行输入的第一信号后并行输出第二信号。优选的，当并行输出的所述第二信号的每一位都为高电平时，待测信号为高电平，否则为低电平；当并行输出的所述第二信号的每一位都为低电平时，所述待测信号为低电平，否则为高电平。通过本专利技术的处理装置和处理方法对时钟频率clk倍频，然后复用倍频时钟对输入的第一信号采样，随后进行门电路处理。经过本专利技术实施例所述的装置后再计数沿的个数，就实现了处理电平翻转太慢的信号时不受小噪声影响，从而使得处理结果更准确。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其它目的、特征和优点能够更明显易懂，以下特举本专利技术的具体实施方式。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例中一种沿斜率小的信号处理装置结构示意图；图2为本专利技术实施例中一种沿斜率小的信号处理方法的流程图；图3为第一信号在上升过程中与时钟信号的时间关系图；图4为未经过本专利技术实施例所述信号处理装置处理过的信号输出示意图；图5为经过本专利技术实施例所述信号处理装置处理过的信号输出示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术实施例提供一种沿斜率小的信号处理装置，如图1所示，包括：倍频模块10，所述倍频模块的输入端接收时钟信号并对所述时钟信号进行倍频。其中，倍频数越大计数越精确。但实际操作中，具体倍频数根据实际应用时使用场景可能会出现的噪音情况、要测量的信号的斜率小的程度、FPGA芯片对于高低电平判断性能以及成本等决定。例如，倍频数为4，输入频率为50Mhz，那么经过倍频模块10就可以把时钟信号的主频倍频到200Mhz。寄存器模块20，其时钟端与所述倍频模块的输出端连接，所述寄存器模块接收串行输入的第一信号后并行输出第二信号；具体而言，第一信号处于模拟信号阶段时是由于某种原因导致沿斜率太小的信号，即信号的上升沿或者下降沿的坡度很小，本专利技术实施例所述的装置便是针对这种信号，如果不经过本专利技术实施例所述的装置而直接测量该第一信号，可能会导致后续的触发器误触发。寄存器模块的主要作用是让串行输入的第一信号并行输出以利后续的逻辑运算。门电路30，所述门电路的输入端连接所述寄存器模块的输出端以对所述并行输出的所述第二信号进行逻辑运算以得到第三信号。。具体的，门电路30的作用是对寄存器模块20的输出做逻辑运算，其输入端的个数与寄存器模块输出端的个数匹配。经过门电路的逻辑运算后，再对该第三信号计数沿的个数就可以得到正确的计数结果。其中沿的个数可以包括上升沿的个数或者下降沿的个数。本专利技术实施例所述的装置对时钟频率clk倍频，例如测量频率时对计算频率计的主时钟频率倍频，然后复用倍频时钟对输入的第一信号采样，转换成并行输出的第二信号，随后进行门电路处理得到第三信号。经过本专利技术实施例所述的装置后再计数该第三信号沿的个数，就实现了处理电平翻转太慢的信号时不受小噪声影响，从而使得处理结果更准确。较佳的实施例中，所述寄存器模块为移位寄存器。较佳的，所述移位寄存器包含多个串联的触发器，所述触发器的个数与所述倍频模块的倍频数一致。例如，倍频数为N，那么触发器的个数也为N，以避免有上升和下降而被误判为没有上升和下降，同时，提高处理小噪声的效果，从而提高准确度。本专利技术实施例所述的一种沿斜率小的信号处理装置，所述门电路至少为或门电路或者与门电路。具体的，当所述门电路为或门时，只有当N个触发器的输出均为0的情况下，所述门电路输出的第三信号为0；而当N个触发器的输出为其他情况下，即不全为0时，所述门电路输出的第三信号为1。又例如，当所述门电路为与门时，只有当N个触发器的输出均为1的情况下，所述门电路输出的第三信号为1；而当N个触发器的输出为其他情况下，即不全为1时，所述门电路输出的第三信号为0。又或者为了统一计数规则，采用与非门电路或者或非门电路均可以实现上述过程，因此所述门本文档来自技高网...

【技术保护点】
1.一种沿斜率小的信号处理装置，其特征在于，包括：/n倍频模块，所述倍频模块的输入端接收时钟信号并对所述时钟信号进行倍频；/n寄存器模块，其时钟端与所述倍频模块的输出端连接，所述寄存器模块接收串行输入的第一信号后并行输出第二信号；/n门电路，所述门电路的输入端连接所述寄存器模块的输出端，所述门电路用于对并行输出的所述第二信号进行逻辑运算以得到第三信号。/n

【技术特征摘要】
1.一种沿斜率小的信号处理装置，其特征在于，包括：
倍频模块，所述倍频模块的输入端接收时钟信号并对所述时钟信号进行倍频；
寄存器模块，其时钟端与所述倍频模块的输出端连接，所述寄存器模块接收串行输入的第一信号后并行输出第二信号；
门电路，所述门电路的输入端连接所述寄存器模块的输出端，所述门电路用于对并行输出的所述第二信号进行逻辑运算以得到第三信号。


2.根据权利要求1所述的一种沿斜率小的信号处理装置，其特征在于，所述寄存器模块为移位寄存器。


3.根据权利要求2所述的一种沿斜率小的信号处理装置，其特征在于，所述移位寄存器包含多个串联的触发器，所述触发器的个数与所述倍频模块的倍频数一致。


4.根据权利要求1所述的一种沿斜率小的信号处理装置，其特征在于，所述门电路至少为或门电路或者与门电路。


5.根据权利要求3所述的一种沿斜率小的信号处理装置，其特征在于，每一个所述触发器的输出端均连接所述门电路的输入端，且位于前一级的所述触发器的输出端连接位于后一级的所述触发器的输入端，所述倍频模...

【专利技术属性】
技术研发人员：林沛，陈新强，洪少林，吴忠良，
申请(专利权)人：优利德科技中国股份有限公司，
类型：发明
国别省市：广东;44