一种多核处理器制造技术

本申请公开了一种多核处理器。该多核处理器包括：第一处理器和与所述第一处理器通过上位总线连接的至少一个第一类从设备，第二处理器和与所述第二处理器通过下位总线连接的至少一个第二类从设备，所述上位总线和所述下位总线通过双边从设备连接；所述第一处理器为所述上位总线上的主设备；所述第二处理器为所述下位总线上的唯一主设备。由于下位总线中仅有一个主设备，避免了多个主设备竞争总线、需要在总线中设置总线仲裁机构对多个主设备占用总线进行访问的请求进行仲裁，从而有助于提高下位总线环境中的实时性。

【技术实现步骤摘要】
一种多核处理器
本申请涉及处理器技术，尤其涉及一种多核处理器。
技术介绍
多核处理器是指在一枚处理器中集成两个或多个完整的计算引擎(内核)，此时处理器能支持系统总线上的多个处理器，由总线控制器提供所有总线控制信号和命令信号。多核处理器可分为对称处理(symmetricalmulti-processing，SMP)结构，和非对称处理结构。常见的对称处理结构可以如图1所示，总线上可以连接有处理器、直接内存存取(directmemoryaccess，DMA)、闪存(flash)、静态存储器(staticRAM，SRAM)以及其他外部设备(简称外设)；该总线可以为简单的总线，也可以为矩阵总线；处理器还可以连接中断控制器。其中，处理器和DMA作为总线的主设备(master)，flash、SRAM以及其他外设作为总线的从设备(slave)，主设备可以通过通信访问从设备。常见的非对称处理结构可以如图2所示，总线可以包括上位总线和下位总线，上位总线上可以连接有处理器、DMA、各种内存设备、其他外设，处理器上还连接有中断控制器；其中，处理器和DMA作为总线的主设备，可以通过总线访问作为主线从设备的各种内容设备及其他外设。下位总线上可以通过总线桥与上位总线连接，下位总线上还连接有作为主设备的处理器、DMA，以及作为从设备的各种内存设备和其他外设，处理器还连接有中断控制器。如图1和图2所示，总线上有多个主设备，需要总线仲裁机构，在多个主设备均请求占用总线访问从设备时，对多个主设备进行仲裁，确定当前能够使用总线的主设备；此外，中断控制器也可以打断处理器当前的任务。因此，目前的多核处理器多为了效率和充分利用带宽等目标，牺牲了硬实时性。
技术实现思路
本申请提供一种多核处理器，以避免下位总线环境中的总线竞争，保证下位总线环境中的硬实时性。本申请实施例提供了一种多核处理器，包括：第一处理器和与所述第一处理器通过上位总线连接的至少一个第一类从设备，第二处理器和与所述第二处理器通过下位总线连接的至少一个第二类从设备，所述上位总线和所述下位总线通过双边从设备连接；所述第一处理器为所述上位总线上的主设备；所述第二处理器为所述下位总线上的唯一主设备。在一种可能的实现方式中，该多核处理器还包括：与所述第二处理器连接的中断控制器；所述中断控制器用于所述第二处理器的代码调试，在所述第二处理器非调试情况下，所述中断处理器不工作。在一种可能的实现方式中，该多核处理器还包括：与所述第二处理器连接的总线从设备；所述总线从设备用于存储所述第二处理器所需程序代码。在一种可能的实现方式中，该多核处理器还包括，与所述第二处理器通过数据总线连接的数据总线从设备。在一种可能的实现方式中，所述总线从设备为只读存储器ROM、随机存取存储器RAM或非易失闪存norflash。在一种可能的实现方式中，所述双边从设备包括下行先进先出FIFO设备和上行FIFO设备；所述下行FIFO分别与所述上位总线和所述下位总线连接，作为所述上位总线和所述下位总线的从设备；所述上行FIFO分别与所述上位总线和所述下位总线连接，作为所述上位总线和所述下位总线的从设备。在一种可能的实现方式中，所述双边从设备包括双向内存设备，所述双向内存设备分别与所述上位总线和所述下位总线连接，作为所述上位总线和所述下位总线的从设备。在一种可能的实现方式中，所述第二处理器根据预设时段访问所述至少一个第二类从设备中的每个设备。在一种可能的实现方式中，所述第二处理器根据预设周期轮流访问所述至少一个第二类从设备。在一种可能的实现方式中，所述第二类从设备包括内存设备和/或外部设备。在一种可能的实现方式中，该多核处理器还包括：与所述上位总线连接的第三处理器和/或直接内存存取DMA设备，所述第三处理器作为所述上位总线上的主设备，所述DMA设备作为所述上位总线上的主设备；所述上位总线包括总线仲裁机构。在上述实施例中，下位总线中仅有一个主设备，避免了多个主设备竞争总线、需要在总线中设置总线仲裁机构对多个主设备占用总线进行访问的请求进行仲裁，从而有助于提高下位总线环境中的实时性，以保障对实时性要求较高的业务能够在下位总线环境中及时完成，而对于实时性要求不是很高的业务，可以在上位总线环境中实现，从而不影响多核处理器的效率、带宽利用率。附图说明为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本申请实施例提供的对称处理结构的示意图；图2为本申请实施例提供的非对称处理结构的示意图；图3为本申请实施例提供的多核处理器结构示意图之一；图4为本申请实施例提供的多核处理器结构示意图之二；图5为本申请实施例提供的多核处理器结构示意图之三。具体实施方式为使本申请的目的、技术方案和优点更加清楚，下面将对本申请的技术方案进行详细的描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施方式，都属于本申请所保护的范围。由于目前的多核处理器为了充分利用带宽等目标而在总线上设置有多个总线主设备，降低了实时性，不利于对实时性要求较高的业务及时完成。因此，本申请实施例提供了一种多核处理器，在不影响效率、带宽利用率的情况下，保证其实时性。参见图3，为本申请实施例提供的一种多核处理器的结构示意图，在本申请实施例提供的多核处理器中，总线可以分为上位总线和下位总线。上位总线上可以连接有第一处理器以及至少一个第一类从设备，其中，第一类从设备指连接在上位总线上的从设备，且第一类从设备不与下位总线连接。第一处理器作为上位总线的主设备，可以通过上位总线访问第一类从设备，进行数据读写、信息交换。下位总线上连接有第二处理器以及至少一个第二类从设备，其中，第二类从设备指连接在下位总线上的从设备，且第二类从设备不与上位总线连接。第二处理器作为下位总线的唯一主设备，可以通过下位总线访问第二类从设备，进行数据读写、信息交换。上位总线和下位总线通过双边从设备连接，以实现上位总线的设备和下位总线的设备进行数据交换。可选的，上述第二类从设备可以包括各种内存设备和/或外部设备，例如只读存储器(read-onlymemory，ROM)、随机存取存储器(randomaccessmemory，RAM)、闪存(flash)、输入输出设备等。类似的，第一类从设备也可以包括各种内存设备和/或外部设备。在本申请实施例仅对下位总线上的主设备的数量进行了限制，有且仅有一个主设备，但不对上位总线上的主设备的数量进行限制，上本文档来自技高网...

【技术保护点】
1.一种多核处理器，其特征在于，包括：第一处理器和与所述第一处理器通过上位总线连接的至少一个第一类从设备，第二处理器和与所述第二处理器通过下位总线连接的至少一个第二类从设备，所述上位总线和所述下位总线通过双边从设备连接；/n所述第一处理器为所述上位总线上的主设备；/n所述第二处理器为所述下位总线上的唯一主设备。/n

【技术特征摘要】
1.一种多核处理器，其特征在于，包括：第一处理器和与所述第一处理器通过上位总线连接的至少一个第一类从设备，第二处理器和与所述第二处理器通过下位总线连接的至少一个第二类从设备，所述上位总线和所述下位总线通过双边从设备连接；
所述第一处理器为所述上位总线上的主设备；
所述第二处理器为所述下位总线上的唯一主设备。


2.根据权利要求1所述的多核处理器，其特征在于，还包括：与所述第二处理器连接的中断控制器；
所述中断控制器用于所述第二处理器的代码调试，在所述第二处理器非调试情况下，所述中断处理器不工作。


3.根据权利要求1所述的多核处理器，其特征在于，还包括：与所述第二处理器通过指令总线连接的指令总线从设备；
所述指令总线从设备用于存储所述第二处理器所需程序代码。


4.根据权利要求3所述的多核处理器，其特征在于，所述总线从设备为只读存储器ROM、随机存取存储器RAM或非易失闪存norflash。


5.根据权利要求1所述的多核处理器，其特征在于，还包括，与所述...

【专利技术属性】
技术研发人员：黄燕平，吴富林，冯光展，
申请(专利权)人：广东嘉泰智能技术有限公司，
类型：发明
国别省市：广东;44