一种AD采集存储下载装置制造方法及图纸

本实用新型专利技术属于数据采集存储技术领域，具体涉及一种AD采集存储下载装置。本实用新型专利技术提供了一种AD采集存储下载装置，采用SOC对整个数据流的交互流程进行控制，采用高速高精度AD低噪声电路设计，采用SATA接口的OSSD芯片对数据进行存储，在FPGA内部集成SATA控制器，完成对SATA盘的写入工作。通过SRIO技术完成数据高速卸载，将现有共享并行低速总线提升到独享高速串行总线，真正实现分布式采集、计算，大大降低主控制模块的数据处理要求，便于提高整机和系统构建的灵活性。

An AD acquisition, storage and download device

【技术实现步骤摘要】
一种AD采集存储下载装置
本技术属于数据采集存储
，具体涉及一种AD采集存储下载装置。
技术介绍
目前“黑匣子”普遍采用NANDFLASH作为存储芯片，采用以太网进行数据卸载，随着机上采集数据量的不断增大，原有的存储芯片已经无法满足巨大数据量的存储，而在数据卸载时，通常所采用的以太网也无法满足快速的把数据卸载下来。采用SATA接口的OSSD芯片对数据进行存储，在FPGA内部集成SATA控制器，能增加存储容量，加快存储速度。通过SRIO技术完成数据高速卸载，将现有共享并行低速总线提升到独享高速串行总线，提升数据下载速度。
技术实现思路
专利技术目的：提供一种数据在经过模数转换后，通过SOC控制仪阵列的形式写入OSSD芯片中，提升数据的写入带宽；然后通过SRIO技术完成数据的高速卸载，提升数据下载速度。提升目前“黑匣子”存储容量，加快数据下载速度。技术方案：为了达成上述目的，本技术提供了如下技术方案：一种AD采集存储下载装置，所述装置包括SOC逻辑控制模块、以及与其分别连接的数据采集模块、数据存储模块和数据下载模块。优选的，所述数据采集模块包括阻抗匹配电路1，滤波电路2，AD转换芯片3和低噪声电源电路4；所述AD转换芯片与所述SOC逻辑控制模块连接。优选的，所述SOC逻辑控制模块包括AD控制器5，DMA控制器6，A9系列ARM核7，DDR3控制器8，AXI数据流选择器9、SATA主控接口10和SRIO主控模块12；所述AD控制器与数据采集模块连接；所述SATA主控接口与所述数据存储模块连接；所述SRIO主控模块12与所述数据下载模块连接。优选的，所述装置还包括DDR3芯片，所述DDR3芯片与所述DDR3控制器连接；所述DDR3芯片可用于数据采集、存储以及下载时的数据缓存。研究SATA总线的特点以及在嵌入式设备中的应用，结合AD高速采样技术，设计出一套数据采集、存储和下载系统。采用SATA接口的OSSD芯片(单片512GB，使用4片)进行。AD采集速度为800MBps，因此需要写入速度大于800Mbps，才能满足前端写入要求。本申请拟在FPGA内部集成SATA控制器，完成对SATA盘的写入工作。四片OSSD组成RAID0增加写入速度。由CPU进行数据的管理工作。数据流通过FPGA直接写入OSSD。数据采集模块：AD接口电路主要包括阻抗匹配电路，AD转换电路，低噪声电源供电，数字接口电路三部分组成。存储部分：FPGA内部逻辑采用基于IP的模块化设计，主要包括AD控制器，DMA，SATA，SRIO控制器等几个部分。如图所示，是各IP互连的连接关系图。控制流和数据流分开进行控制，采用ARM_A9核完成文件的建立，检索、定位等。由于前端模拟信号是不断输入的，而数据写入硬盘的寻址时间和内部缓存写入存储阵列的时间并不固定，所以必须保证短时间内对高速数据的缓存；SATA2.0协议中，一个数据帧可以传输2048个Dwords的数据量，如果每次只传输少量数据的话，会浪费很多寻址及命令交互的时间，将数据化零为整，使用突发传输方式，可极大提高传输速度，故采用DDR3进行高速数据缓存，既能避免数据丢失，又能提高存储速度。数据部分主要完成数据流的导入，由AD控制器，通过DMA将数据写入DDR控制器中，再由SATA控制器从DDR控制器搬移到SATA存储卡中。下载部分：通过SOC设计采用DMA将存储在SATA盘中的数据先搬至DDR中进行数据缓存，然后再通过DMA将DDR中待下载的的数据传入SRIO的用户接口，通过SRIO将需要下载的数据快速下载下来。有益效果：本技术基于SOC平台对数据进行采集和存储，整个系统功耗较于独立CPU降低，存储容量明显增加，下载速率较以太网有极大提升。附图说明图1是本技术一种采集存储下载装置架构示意图；图2是本技术数据采集模块的架构示意图；图3是本技术数据处理部分的架构示意图；其中：1：阻抗匹配电路；2：滤波电路；3：AD转换芯片；4：低噪声电源电路；5：AD控制器；6：DMA控制器；7：A9系列ARM核；8：DDR3控制器；9：AXI数据流选择器；10：SATA主控接口；11：4片x1的OSSD芯片；12：SRIO协议IP核；13：SRIO传输线。具体实施方式下面结合附图对本技术做进一步详细描述：如图1～3所示：本技术提供了一种AD采集存储下载装置，通过SOC设计进行AD信号的高速缓存，然后将采集到的数据通过SATA接口存入到OSSD芯片中，最后通过SRIO进行数据卸载，完成SATA存储数据的读取。本技术提供的一种AD采集存储下载装置主要包括四个部分，SOC逻辑控制模块、以及与其分别连接的数据采集模块、数据存储模块和数据下载模块，具体见附图1：其中数据采集模块包括阻抗匹配电路1，滤波电路2，AD转换芯片3，低噪声电源电路4。SOC逻辑控制模块包括AD控制器5，DMA控制器6，A9系列ARM核7，DDR3控制器8，AXI数据流选择器9、SATA主控接口10和SRIO主控模块12。数据下载模块即为n个根x1的SRIO传输线13。数据存储模块为4片x1的OSSD芯片11。考虑导数据存储和数据下载不可同时进行，利用时分复用原理，数据的采集、存储、下载均共用一个DDR3，且由DDR3控制器来划分它们占用的存储空间，这样可以更高效的复用SOC内部逻辑资源，降低整个系统的功耗。本技术的具体实施包含以下几个步骤：1)模拟飞行参数信号通过阻抗匹配电路1,将数据传输至滤波电路模块2进行滤波；2)滤波后的数据经过AD芯片3完成数据的模数转换，其中低噪声电源电路4为AD芯片进行供电；3)经过模数转换后的数字信号通过逻辑接口传入至AD控制器模块5，该模块主要完成数据的拆分打包，供DMA模块6搬至DDR3控制模块8对应的缓存区。4)缓存至DDR3中的采集数据将有ARM_A9核决策何时将其搬至AXI数据流选择器9，供DMA控制器将数据流搬至SATA主控接口10。5)SATA主控接口10将以SATA接口协议的形式将数据写入对应的OSSD阵列11中。6)当上位机发出命令进行数据下载时，此时有ARM_A9核7仲裁此时DDR3是否处于空闲状态，若处于忙碌状态，则需等待DDR3处于空闲状态后再进行数据下载；若此时DDR3正好处于空闲状态，则ARM_A9核7通过AXI4接口发送命令至SATA_HOST端10进行数据下载。7)SATA_HOST端10接收到下载命令后将选择对应的OSSD芯片进行数据读取，然后将读取到的数据通过AXI4总线传输至AXI数据流选择器9，DMA控制器将选择输出的数据搬至SRIO_IP核12，将前端数据以SRIO协议格式打包发送至SRIO线缆进行数据传输。本文档来自技高网...

【技术保护点】
1.一种AD采集存储下载装置，其特征在于，所述装置包括SOC逻辑控制模块、以及与其分别连接的数据采集模块、数据存储模块和数据下载模块。/n

【技术特征摘要】
1.一种AD采集存储下载装置，其特征在于，所述装置包括SOC逻辑控制模块、以及与其分别连接的数据采集模块、数据存储模块和数据下载模块。


2.根据权利要求1所述的AD采集存储下载装置，其特征在于，所述数据采集模块包括阻抗匹配电路(1)，滤波电路(2)，AD转换芯片(3)和低噪声电源电路(4)；所述AD转换芯片与所述SOC逻辑控制模块连接。


3.根据权利要求1所述的AD采集存储下载装置，其特征在于，所述SOC逻辑控制模块包括AD控制器(5)，DMA控制器(...

【专利技术属性】
技术研发人员：张柯，程金，贾宁，温金涛，栾璟明，
申请(专利权)人：陕西千山航空电子有限责任公司，
类型：新型
国别省市：陕西;61