一种时域交织ADC多相时钟产生电路制造技术

本发明专利技术公开了一种时域交织ADC多相时钟产生电路，包括信号转换模块，用于根据第一、第二输入信号产生第一、第二、第三和第四输出信号；第一、第二分频模块，用于对第一输出信号和第二输出信号、第三输出信号和第四输出信号进行分频处理得到第一分频信号、第二分频信号；信号耦合模块，用于对第一、第二分频信号进行互耦合处理得到分频耦合信号；多通道时钟信号模块，用于根据预设信号处理规则对分频耦合信号进行信号处理得到多通道时钟信号；驱动电路模块，用于对多通道时钟信号进行校正处理得到最终多相时钟信号。本发明专利技术通过在第一分频模块和第二分频模块输出端进行互耦合处理，从而增强信号了分频信号的连续性，使得信号之间的时序关系更加良好。

【技术实现步骤摘要】
一种时域交织ADC多相时钟产生电路
本专利技术属于ADC模数转换器
，具体涉及一种时域交织ADC多相时钟产生电路。
技术介绍
模数转换器(Analog-to-DigitalConverter，简称ADC)的高速率与高精度一直是人们的不懈追求。模数转换器作为模拟电路和数字电路沟通的桥梁，其性能提升一直面临许多挑战。在高速信号处理领域，工艺等因素已经极大程度的限制了模数转换器的转换速率。近年来，随着模数转换器领域的发展，对模数转换器的时钟采样频率需求也越来越高，单通道模数转换器的时钟频率现在很难根据工艺进步而得到提升，所以应用于多通道模数转换器的时域交织结构可以很好的解决此问题。对于时域交织结构的多相时钟而言，可以成倍的提升模数转换器的采样率，根据对时域交织时钟的需求来确定时钟的数量，时钟的占空比与交叠情况等。但是，目前单通道模数转换器使用广泛，而多通道模数转换器结构电路设计复杂，存在信号之间时序连续性问题，导致时钟的占空比、高电平交叠控制灵活性较差。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一种时域交织ADC多相时钟产生电路。本专利技术实施例提供了一种时域交织ADC多相时钟产生电路，该时域交织ADC多相时钟产生电路包括：信号转换模块、第一分频模块、第二分频模块、信号耦合模块、多通道时钟信号模块、驱动电路模块，其中，所述信号转换模块，用于根据第一输入信号、第二输入信号产生第一输出信号、第二输出信号、第三输出信号和第四输出信号；>所述第一分频模块，连接所述信号转换模块，用于对所述第一输出信号和所述第二输出信号进行分频处理得到第一分频信号；所述第二分频模块，连接所述信号转换模块，用于对所述第三输出信号和所述第四输出信号进行分频处理得到第二分频信号；所述信号耦合模块，连接所述第一分频模块、所述第二分频模块，用于对所述第一分频信号、所述第二分频信号进行互耦合处理得到分频耦合信号；所述多通道时钟信号模块，连接所述第一分频模块、所述第二分频模块、所述信号耦合模块，用于根据预设信号处理规则对所述分频耦合信号进行信号处理得到多通道时钟信号；所述驱动电路模块，连接所述多通道时钟信号模块，用于对所述多通道时钟信号进行校正处理得到最终所述多相时钟信号。在本专利技术的一个实施例中，所述信号转换模块包括第一反相器组1～第一反相器组6、电容C1～C6、信号移相器组，其中，所述第一反相器组1的输入端与第一信号输入端连接，所述第一反相器组2的输入端与第二信号输入端连接，所述电容C1的两端分别连接所述第一反相器组1的输出端与所述信号移相器组的第一输入端，所述电容C2的两端分别连接所述第一反相器组2的输出端与所述信号移相器组的第二输入端，所述电容C3～C6的两端分别与所述信号移相器组的第一输出端～第四输出端、所述第一反相器组3～第一反相器组4的输入端连接，所述第一反相器组3～第一反相器组4的输出端分别与所述信号转换模块的第一输出端～第四输出端连接。在本专利技术的一个实施例中，所述第一反相器组1～第一反相器组6分别包括若干个第一反相器，所述若干个第一反相器依次串联，第N个所述第一反相器包括电阻R1、晶体管M1、晶体管M2，N为大于0的整数，其中，所述电阻R1的一端与所述晶体管M1的栅极、所述晶体管M2的栅极、第N个所述第一反相器的输入端连接，所述电阻R1的另一端与所述晶体管M1的漏极、所述晶体管M2的漏极、第N个所述第一反相器的输出端连接，所述晶体管M1的源极接VDD，所述晶体管M2的源极接GND。在本专利技术的一个实施例中，所述信号移相器组包括若干个信号移相器，所述若干个信号移相器依次串联，第M个所述信号移相器包括电阻R2～R5、电容C7～C10，M为大于0的整数，其中，所述电阻R2～R3的一端、所述电容C7～C8的一端均与第M个所述信号移相器的第一输入端连接，所述电阻R4～R5的一端、所述电容C9～C10的一端均与第M个所述信号移相器的第二输入端连接，所述电阻R2的另一端、所述电容C10的另一端均与第M个所述信号移相器的第一输出端连接，所述电阻R3的另一端、所述电容C7的另一端均与第M个所述信号移相器的第二输出端连接，所述电阻R4的另一端、所述电容C8的另一端均与第M个所述信号移相器的第三输出端连接，所述电阻R5的另一端、所述电容C9的另一端均与第M个所述信号移相器的第四输出端连接。在本专利技术的一个实施例中，所述第一分频模块、第二分频模块均分别包括P个第一CML逻辑电路，P为2n，n为大于0的整数，其中，第一个所述第一CML逻辑电路的第三输入端与第P个所述第一CML逻辑电路的第二输出端连接，第一个所述第一CML逻辑电路的第四输入端与第P个所述第一CML逻辑电路的第一输出端连接，第p1个所述第一CML逻辑电路的第三输入端与第p1-1个所述第一CML逻辑电路的第一输出端连接，第p1个所述第一CML逻辑电路的第四输入端与第p1-1个所述第一CML逻辑电路的第二输出端连接，1＜p1≤P，对于所述第一分频模块，第p2个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第一输出端连接，第p2个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第二输出端连接，0＜p2＜P且为奇数，第p2+1个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第二输出端连接，第p2+1个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第一输出端连接，对于所述第二分频模块，第p2个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第三输出端连接，第p2个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第四输出端连接，0＜p2＜P且为奇数，第p2+1个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第四输出端连接，第p2+1个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第三输出端连接。在本专利技术的一个实施例中，所述第一CML逻辑电路包括电阻R6～R7、晶体管M3～M8，其中，所述晶体管M3的漏极与所述晶体管M5的源极、所述晶体管M6的源极连接，所述晶体管M4的漏极与所述晶体管M7的源极、所述晶体管M8的源极连接，所述晶体管M5的漏极与所述晶体管M7的漏极、所述晶体管M8的栅极、所述电阻R6的一端连接，所述晶体管M6的漏极与所述晶体管M7的栅极、所述晶体管M8的漏极、所述电阻R7的一端连接，所述电阻R6的另一端、所述电阻R7的另一端均接VDD，所述晶体管M3的源极与所述晶体管M4的源极均接GND。在本专利技术的一个实施例中，所述信号耦合模块包括4P个电阻R，其中，第m1个所述电阻R的一端与所述第一分频模块的第(m1+1)/2输出端连接，第m1个所述电阻R的另一端与所述第二分频模块的第(m1+1)/2输出端连接，0＜m1＜4P且m1为奇数，第m2个所述电阻R的一端与所述第一分频模块的第(m2+2)/2输出端连接，第m2个所述电阻R的另一端与所述第二分频模块的第m2/2输出端连接，0＜m2＜4P本文档来自技高网...

【技术保护点】
1.一种时域交织ADC多相时钟产生电路，其特征在于，包括信号转换模块、第一分频模块、第二分频模块、信号耦合模块、多通道时钟信号模块、驱动电路模块，其中，/n所述信号转换模块，用于根据第一输入信号、第二输入信号产生第一输出信号、第二输出信号、第三输出信号和第四输出信号；/n所述第一分频模块，连接所述信号转换模块，用于对所述第一输出信号和所述第二输出信号进行分频处理得到第一分频信号；/n所述第二分频模块，连接所述信号转换模块，用于对所述第三输出信号和所述第四输出信号进行分频处理得到第二分频信号；/n所述信号耦合模块，连接所述第一分频模块、所述第二分频模块，用于对所述第一分频信号、所述第二分频信号进行互耦合处理得到分频耦合信号；/n所述多通道时钟信号模块，连接所述第一分频模块、所述第二分频模块、所述信号耦合模块，用于根据预设信号处理规则对所述分频耦合信号进行信号处理得到多通道时钟信号；/n所述驱动电路模块，连接所述多通道时钟信号模块，用于对所述多通道时钟信号进行校正处理得到最终所述多相时钟信号。/n

【技术特征摘要】
1.一种时域交织ADC多相时钟产生电路，其特征在于，包括信号转换模块、第一分频模块、第二分频模块、信号耦合模块、多通道时钟信号模块、驱动电路模块，其中，
所述信号转换模块，用于根据第一输入信号、第二输入信号产生第一输出信号、第二输出信号、第三输出信号和第四输出信号；
所述第一分频模块，连接所述信号转换模块，用于对所述第一输出信号和所述第二输出信号进行分频处理得到第一分频信号；
所述第二分频模块，连接所述信号转换模块，用于对所述第三输出信号和所述第四输出信号进行分频处理得到第二分频信号；
所述信号耦合模块，连接所述第一分频模块、所述第二分频模块，用于对所述第一分频信号、所述第二分频信号进行互耦合处理得到分频耦合信号；
所述多通道时钟信号模块，连接所述第一分频模块、所述第二分频模块、所述信号耦合模块，用于根据预设信号处理规则对所述分频耦合信号进行信号处理得到多通道时钟信号；
所述驱动电路模块，连接所述多通道时钟信号模块，用于对所述多通道时钟信号进行校正处理得到最终所述多相时钟信号。


2.根据权利要求1所述的时域交织ADC多相时钟产生电路，其特征在于，所述信号转换模块包括第一反相器组1～第一反相器组6、电容C1～C6、信号移相器组，其中，
所述第一反相器组1的输入端与第一信号输入端连接，所述第一反相器组2的输入端与第二信号输入端连接，所述电容C1的两端分别连接所述第一反相器组1的输出端与所述信号移相器组的第一输入端，所述电容C2的两端分别连接所述第一反相器组2的输出端与所述信号移相器组的第二输入端，所述电容C3～C6的两端分别与所述信号移相器组的第一输出端～第四输出端、所述第一反相器组3～第一反相器组4的输入端连接，所述第一反相器组3～第一反相器组4的输出端分别与所述信号转换模块的第一输出端～第四输出端连接。


3.根据权利要求2所述的时域交织ADC多相时钟产生电路，其特征在于，所述第一反相器组1～第一反相器组6分别包括若干个第一反相器，所述若干个第一反相器依次串联，第N个所述第一反相器包括电阻R1、晶体管M1、晶体管M2，N为大于0的整数，其中，
所述电阻R1的一端与所述晶体管M1的栅极、所述晶体管M2的栅极、第N个所述第一反相器的输入端连接，所述电阻R1的另一端与所述晶体管M1的漏极、所述晶体管M2的漏极、第N个所述第一反相器的输出端连接，所述晶体管M1的源极接VDD，所述晶体管M2的源极接GND。


4.根据权利要求2所述的时域交织ADC多相时钟产生电路，其特征在于，所述信号移相器组包括若干个信号移相器，所述若干个信号移相器依次串联，第M个所述信号移相器包括电阻R2～R5、电容C7～C10，M为大于0的整数，其中，
所述电阻R2～R3的一端、所述电容C7～C8的一端均与第M个所述信号移相器的第一输入端连接，所述电阻R4～R5的一端、所述电容C9～C10的一端均与第M个所述信号移相器的第二输入端连接，所述电阻R2的另一端、所述电容C10的另一端均与第M个所述信号移相器的第一输出端连接，所述电阻R3的另一端、所述电容C7的另一端均与第M个所述信号移相器的第二输出端连接，所述电阻R4的另一端、所述电容C8的另一端均与第M个所述信号移相器的第三输出端连接，所述电阻R5的另一端、所述电容C9的另一端均与第M个所述信号移相器的第四输出端连接。


5.根据权利要求1所述的时域交织ADC多相时钟产生电路，其特征在于，所述第一分频模块、第二分频模块均分别包括P个第一CML逻辑电路，P为2n，n为大于0的整数，其中，
第一个所述第一CML逻辑电路的第三输入端与第P个所述第一CML逻辑电路的第二输出端连接，第一个所述第一CML逻辑电路的第四输入端与第P个所述第一CML逻辑电路的第一输出端连接，第p1个所述第一CML逻辑电路的第三输入端与第p1-1个所述第一CML逻辑电路的第一输出端连接，第p1个所述第一CML逻辑电路...

【专利技术属性】
技术研发人员：刘马良，王云尉，朱樟明，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61