系统管理总线链路及其上拉电阻确定方法、装置和设备制造方法及图纸

本发明专利技术公开了一种系统管理总线链路，包括：主板芯片、第一上拉电阻和第二上拉电阻；本发明专利技术通过第一上拉电阻和第二上拉电阻的阻值满足在系统管理总线链路上配置小于或等于数量阈值的任一数量的PSU电源时，链路中的时钟线和数据线中的驱动电流均处于0.5倍驱动电流阈值和0.9倍驱动电流阈值之间，对主板端上拉电阻进行优化，减少了链路上PSU电源的数量对驱动能力的影响，保证了链路的驱动能力，提高了链路稳定性。此外，本发明专利技术还公开了一种系统管理总线链路的上拉电阻确定方法、装置和设备，同样具有上述有益效果。

System management bus link and determination method, device and equipment of its pull-up resistance

【技术实现步骤摘要】
系统管理总线链路及其上拉电阻确定方法、装置和设备
本专利技术涉及数据中心
，特别涉及一种系统管理总线链路及其上拉电阻确定方法、装置和设备。
技术介绍
随着科技的不断发展，以互联网为依托的大数据、云计算、人工智能时代已经到来。互联网数据量出现猛烈增长，计算量及计算频率随之增大，数据中心服务器的数量也随之不断增加。数据中心中每一个机架位置总的功耗是一定的，超出总的功耗限制，就会触发保护，而总的功耗也决定了一个机架位置所能放置服务器的数量，对每一台服务器而言，服务器的整体功耗信息是被实时监控的。这就对于服务器的主板上的电源管理提出了更高的要求。现有技术中，往往采用PSU(PowerSupplyUnit，电源供应单元)电源给服务器供电，通常情况下一个PSU电源(即PSU模块)就可以满足一台机架式服务器的供电需求，但当前设计都是使用两个PSU电源做冗余设计，当其中一个PSU电源出现不可预知的故障时，另外一个PSU电源能够继续保障服务器的正常运转。在PSU电源的功耗监控过程中，首先服务器主板上的ME(ManagementEngine，管理引擎)通过SMBUS(SystemManagementBus，系统管理总线)总线读取PSU电源的功耗信息，然后BMC(BaseboardManagementController，基板管理控制器)通过另外一路I2C从ME内部读取PSU电源的信息，以保证实时监控服务器的供电及功耗。在此过程中SMBUS链路要有足够的驱动能力来保证读取PSU电源的信息时信号能够正常的传输，如果驱动能力不足，则会导致信号在传输过程中数据异常，无法实现功耗的正常监控。因此，如何能够减少系统管理总线(SMBUS)链路上PSU电源的数量对驱动能力的影响，保证系统管理总线链路的驱动能力，避免信号在传输过程中的数据异常，提高链路稳定性，是现今急需解决的问题。
技术实现思路
本专利技术的目的是提供一种系统管理总线链路及其上拉电阻确定方法、装置和设备，通过对主板端上拉电阻的优化，减少链路上PSU电源的数量对驱动能力的影响，保证链路的驱动能力，提高链路稳定性。为解决上述技术问题，本专利技术提供一种系统管理总线链路，包括：主板芯片、第一上拉电阻和第二上拉电阻；其中，所述第一上拉电阻和所述第二上拉电阻的第一端均与驱动电压的输出端连接，所述第一上拉电阻的第二端与所述主板芯片的时钟端连接，所述第一上拉电阻的第二端与所述主板芯片的时钟端相接的公共端用于与小于或等于数量阈值的PSU电源芯片的时钟端连接，所述第二上拉电阻的第二端与所述主板芯片的数据端连接，所述第二上拉电阻的第二端与所述主板芯片的数据端相连的公共端用于与所述PSU电源芯片的数据端连接；每个所述PSU电源芯片的时钟端与各自对应的第三上拉电阻的第二端一对一连接，每个所述PSU电源芯片的数据端与各自对应的第四上拉电阻的第二端一对一连接；所述第三上拉电阻和所述第四上拉电阻的第一端均与所述驱动电压的输出端连接；所述数量阈值为大于2的正整数；所述第一上拉电阻的阻值满足所述主板芯片的时钟端与任一数量的所述PSU电源芯片的时钟端相连时，所述主板芯片的时钟端与每个所述PSU电源芯片的时钟端之间的驱动电流大于或等于0.5n且小于或等于0.9n；所述第二上拉电阻的阻值满足所述主板芯片的数据端与任一数量的所述PSU电源芯片的数据端相连时，所述主板芯片的数据端与每个所述PSU电源芯片的数据端之间的驱动电流大于或等于0.5n且小于或等于0.9n，n为驱动电流阈值。可选的，所述数量阈值为4。可选的，所述第三上拉电阻均为20KΩ时，所述第一上拉电阻的阻值为1.9KΩ。可选的，该系统管理总线链路还包括：预设数量的所述PSU电源芯片、所述第三上拉电阻和所述第四上拉电阻；其中，所述预设数量小于或等于所述数量阈值。可选的，该系统管理总线链路还包括：第一MOS管、第二MOS管、第一电阻和第二电阻；其中，所述第一上拉电阻的第二端和所述主板芯片的时钟端相连的公共端与所述第一MOS管的漏极连接，所述第一MOS管的源极用于与所述PSU电源芯片的时钟端端连接，所述第一MOS管的栅极与所述第一电阻的第一端连接，所述第一电阻的第二端与所述驱动电压的输出端连接；所述第二上拉电阻的第二端和所述主板芯片的数据端相连的公共端与所述第二MOS管的漏极连接，所述第二MOS管的源极用于与所述PSU电源芯片的数据端连接，所述第二MOS管的栅极与所述第二电阻的第一端连接，所述第二电阻的第二端与所述驱动电压的输出端连接。本专利技术还提供了一种系统管理总线链路的上拉电阻确定方法，包括：获取上拉电阻组合；其中，每个所述上拉电阻组合均包括PSU上拉电阻阻值和一个主板上拉电阻阻值；根据获取的驱动电压，计算预设驱动电流范围对应的等效电阻范围；其中，所述预设驱动电流范围为大于或等于0.5n且小于或等于0.9n，n为驱动电流阈值；判断所述上拉电阻组合中是否存在目标上拉电阻组合；其中，每个所述目标上拉电阻组合对应的小于或等于数量阈值的任一数量的PSU上拉电阻和主板上拉电阻的并联等效电阻均在所述等效电阻范围内；若是，则输出所述目标上拉电阻组合。可选的，每个所述目标上拉电阻组合中的所述主板上拉电阻阻值小于或等于0.5倍对应的小于或等于数量阈值的任一数量的PSU上拉电阻的等效电阻。可选的，每个所述上拉电阻组合均包括一个所述PSU上拉电阻阻值和一个所述主板上拉电阻阻值时，所述输出所述目标上拉电阻组合，包括：计算每个所述目标上拉电阻组合中的所述PSU上拉电阻阻值与所述主板上拉电阻阻值的商，输出数值最大的商对应的目标上拉电阻组合。本专利技术还提供了一种系统管理总线链路的上拉电阻确定装置，包括：获取模块，用于获取上拉电阻组合；其中，每个所述上拉电阻组合均包括PSU上拉电阻阻值和一个主板上拉电阻阻值；计算模块，用于根据获取的驱动电压，计算预设驱动电流范围对应的等效电阻范围；其中，所述预设驱动电流范围为大于或等于0.5n且小于或等于0.9n，n为驱动电流阈值；判断模块，用于判断所述上拉电阻组合中是否存在目标上拉电阻组合；其中，每个所述目标上拉电阻组合对应的小于或等于数量阈值的任一数量的PSU上拉电阻和主板上拉电阻的并联等效电阻均在所述等效电阻范围内；输出模块，用于若存在所述目标上拉电阻组合，则输出所述目标上拉电阻组合。本专利技术还提供了一种系统管理总线链路的上拉电阻确定设备，包括：存储器，用于存储计算机程序；处理器，用于执行所述计算机程序时实现如上述任一项所述系统管理总线链路的上拉电阻确定方法的步骤。本专利技术所提供的一种系统管理总线链路，通过第一上拉电阻和第二上拉电阻的阻值满足在系统管理总线链路上配置小于或等于数量阈值的任一数量的PSU电源时，链路中的时钟线和数据线中的驱动电流均处于0.5倍驱动电流阈值和0.9倍驱动电流阈值之间，对主板端上拉电阻进行优化，减少了链路上PSU电源的数量对驱动能力的影本文档来自技高网...

【技术保护点】
1.一种系统管理总线链路，其特征在于，包括：主板芯片、第一上拉电阻和第二上拉电阻；/n其中，所述第一上拉电阻和所述第二上拉电阻的第一端均与驱动电压的输出端连接，所述第一上拉电阻的第二端与所述主板芯片的时钟端连接，所述第一上拉电阻的第二端与所述主板芯片的时钟端相接的公共端用于与小于或等于数量阈值的PSU电源芯片的时钟端连接，所述第二上拉电阻的第二端与所述主板芯片的数据端连接，所述第二上拉电阻的第二端与所述主板芯片的数据端相连的公共端用于与所述PSU电源芯片的数据端连接；每个所述PSU电源芯片的时钟端与各自对应的第三上拉电阻的第二端一对一连接，每个所述PSU电源芯片的数据端与各自对应的第四上拉电阻的第二端一对一连接；所述第三上拉电阻和所述第四上拉电阻的第一端均与所述驱动电压的输出端连接；/n所述数量阈值为大于2的正整数；所述第一上拉电阻的阻值满足所述主板芯片的时钟端与任一数量的所述PSU电源芯片的时钟端相连时，所述主板芯片的时钟端与每个所述PSU电源芯片的时钟端之间的驱动电流大于或等于0.5n且小于或等于0.9n；所述第二上拉电阻的阻值满足所述主板芯片的数据端与任一数量的所述PSU电源芯片的数据端相连时，所述主板芯片的数据端与每个所述PSU电源芯片的数据端之间的驱动电流大于或等于0.5n且小于或等于0.9n，n为驱动电流阈值。/n...

【技术特征摘要】
1.一种系统管理总线链路，其特征在于，包括：主板芯片、第一上拉电阻和第二上拉电阻；
其中，所述第一上拉电阻和所述第二上拉电阻的第一端均与驱动电压的输出端连接，所述第一上拉电阻的第二端与所述主板芯片的时钟端连接，所述第一上拉电阻的第二端与所述主板芯片的时钟端相接的公共端用于与小于或等于数量阈值的PSU电源芯片的时钟端连接，所述第二上拉电阻的第二端与所述主板芯片的数据端连接，所述第二上拉电阻的第二端与所述主板芯片的数据端相连的公共端用于与所述PSU电源芯片的数据端连接；每个所述PSU电源芯片的时钟端与各自对应的第三上拉电阻的第二端一对一连接，每个所述PSU电源芯片的数据端与各自对应的第四上拉电阻的第二端一对一连接；所述第三上拉电阻和所述第四上拉电阻的第一端均与所述驱动电压的输出端连接；
所述数量阈值为大于2的正整数；所述第一上拉电阻的阻值满足所述主板芯片的时钟端与任一数量的所述PSU电源芯片的时钟端相连时，所述主板芯片的时钟端与每个所述PSU电源芯片的时钟端之间的驱动电流大于或等于0.5n且小于或等于0.9n；所述第二上拉电阻的阻值满足所述主板芯片的数据端与任一数量的所述PSU电源芯片的数据端相连时，所述主板芯片的数据端与每个所述PSU电源芯片的数据端之间的驱动电流大于或等于0.5n且小于或等于0.9n，n为驱动电流阈值。


2.根据权利要求1所述的系统管理总线链路，其特征在于，所述数量阈值为4。


3.根据权利要求2所述的系统管理总线链路，其特征在于，所述第三上拉电阻均为20KΩ时，所述第一上拉电阻的阻值为1.9KΩ。


4.根据权利要求1所述的系统管理总线链路，其特征在于，还包括：预设数量的所述PSU电源芯片、所述第三上拉电阻和所述第四上拉电阻；
其中，所述预设数量小于或等于所述数量阈值。


5.根据权利要求1至4任一项所述的系统管理总线链路，其特征在于，还包括：第一MOS管、第二MOS管、第一电阻和第二电阻；
其中，所述第一上拉电阻的第二端和所述主板芯片的时钟端相连的公共端与所述第一MOS管的漏极连接，所述第一MOS管的源极用于与所述PSU电源芯片的时钟端端连接，所述第一MOS管的栅极与所述第一电阻的第一端连接，所述第一电阻的第二端与所述驱动电压的输出端连接；所述第二上拉电阻的第二端和所述主板芯片的数据端相连的公共端与所述第二MOS管的漏极连接，所述第二MOS管的源极用于与所述PSU电源芯片...

【专利技术属性】
技术研发人员：岳远斌，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：江苏;32