一种采用高速D/A预置技术的锁相环电路结构制造技术

本发明专利技术公开了一种采用高速D/A预置技术的锁相环电路结构，包括由鉴相器、单刀双掷开关、无源环路滤波器、压控振荡器和耦合器构成的锁相环路，以及高速D/A和FPGA控制电路，鉴相器的输出端与单刀双掷开关的第一模拟量输入端连接，单刀双掷开关的模拟量输出端与无源环路滤波器的输入端连接；高速D/A的输出端与单刀双掷开关的第二模拟量输入端电气连接；FPGA控制电路的数字量第一输出端与鉴相器的控制端电气连接，FPGA控制电路的数字量第二输出端与单刀双掷开关的控制端电气连接，FPGA控制电路的数字量第三输出端与高速D/A的控制端电气连接。与现有技术相比，本发明专利技术提出的电路结构简单、通用性强，能够广泛运用在各种低噪声宽带捷变频锁相环电路中。

A PLL circuit structure with high speed D / a preset Technology

【技术实现步骤摘要】
一种采用高速D/A预置技术的锁相环电路结构
本专利技术涉及一种采用高速D/A预置技术的锁相环电路结构，属于锁相环

技术介绍
目前，锁相环是应用最广泛的频率合成方式之一。但随着对频率合成器指标要求的不断提高，简单的锁相环电路已无法满足频率合成器宽频带、低噪声、快速锁定等特征的需求。为了实现宽频带频率合成器，锁相环一般会加入防错锁电路设计。通常的做法有两种，一种是利用加法器对锁相环中压控振荡器进行预置；另一种是利用辅助锁相环对主锁相环中压控振荡器进行预置。加法器方式主要是利用运算放大器将DA与环路滤波器结合以实现锁相环的防错锁功能。这种方式虽然电路结构简单，并可实现快速预置压控振荡器的功能，但缺点在于使用了运算放大器，引入了附加噪声，无法满足低噪声锁相环电路的需求。辅助锁相环方式主要是利用一个易锁环帮助主锁相环正确锁定。这种方案虽然不会在主锁相环中引入多余噪声，但环路锁定时间过长，无法满足锁相环快速锁定的需求。
技术实现思路
本专利技术要解决的技术问题是：提供一种采用高速D/A预置技术的锁相环电路结构，本文档来自技高网...

【技术保护点】
1.一种采用高速D/A预置技术的锁相环电路结构，包括由鉴相器(4)、无源环路滤波器(6)、压控振荡器(7)和耦合器(8)构成的锁相环路，其特征在于，还包括单刀双掷开关(5)、高速D/A(2)和FPGA控制电路(1)，/n所述单刀双掷开关(5)设置在所述鉴相器(4)与所述无源环路滤波器(6)之间，所述鉴相器(4)的输出端与所述单刀双掷开关(5)的第一模拟量输入端连接，所述单刀双掷开关(5)的模拟量输出端与所述无源环路滤波器(6)的输入端连接；/n所述高速D/A(2)的输出端与所述单刀双掷开关(5)的第二模拟量输入端电气连接；/n所述FPGA控制电路(1)的数字量第一输出端与所述鉴相器(4)的控制...

【技术特征摘要】
1.一种采用高速D/A预置技术的锁相环电路结构，包括由鉴相器(4)、无源环路滤波器(6)、压控振荡器(7)和耦合器(8)构成的锁相环路，其特征在于，还包括单刀双掷开关(5)、高速D/A(2)和FPGA控制电路(1)，
所述单刀双掷开关(5)设置在所述鉴相器(4)与所述无源环路滤波器(6)之间，所述鉴相器(4)的输出端与所述单刀双掷开关(5)的第一模拟量输入端连接，所述单刀双掷开关(5)的模拟量输出端与所述无源环路滤波器(6)的输入端连接；
所述高速D/A(2)的输出端与所述单刀双掷开关(5)的第二模拟量输入端电气连接；
所述FPGA控制电路(1)的数字量第一输出端与所述鉴相器(4)的控制端电气连接，所述FPGA控制电路(1)的数字量第二输出端与所述单刀双掷开关(5)的控制端电气连接，所述FPGA控制电路(1)的数字量第三输出端...

【专利技术属性】
技术研发人员：高峯，杜勇，胡天涛，许友坤，
申请(专利权)人：贵州航天计量测试技术研究所，
类型：发明
国别省市：贵州;52