【技术实现步骤摘要】
一种周界防卫的雷达信号处理器
本专利技术涉及雷达信号处理
，尤其是一种周界防卫的雷达信号处理器。
技术介绍
雷达信号处理为雷达系统的核心部分，它的主要功能：为整机提供时序，控制射频前端发射所需波形；对雷达回波信号进行采样，输出处理结果给上位机。现有的低成本小型化雷达信号处理器中，主要存在以下几点缺陷：1.射频前端故障难以检测现有的低成本小型化信号处理器通过SPI接口发射指令给射频前端，控制射频前端发射所需要的高频信号，如果射频前端故障不工作时，信号处理器无法判断，从而对射频前端的故障无法知晓，需要利用频谱仪去测试射频前端是否有24G高频信号输出，这样对测试过程比较麻烦。2.静止目标无法检测现有的低成本小型化信号处理器只有一维速度分辨，距离是依靠不同频率信号的频率差与相位差计算出来的，对于静止目标全部在零频，与地杂波混在一起，没有合适的去杂波的方法，无法有效的地杂波中提取静止的目标信息，若滤除地杂波时，静止的目标也会被滤除，故很难检测静止目标。3.晶振芯片引起的噪声偏大由于...
【技术保护点】
1.一种周界防卫的雷达信号处理器，其特征在于，包括：主处理器(1)、外部指令存储器(2)、外部数据存储器(3)、运算放大器(4)、数据传输芯片(5)；/n主处理器(1)为一个双核的DSP信号处理器，该双核的DSP信号处理器内设置有AD模块即模数转换模块；/n外部指令存储器(2)为一个FLASH存储芯片，用于存储雷达配置参数，该FLASH存储芯片能够掉电保留雷达配置参数；/n外部数据存储器(3)为一个SRAM存储芯片，用于存储回波数据；/n运算放大器(4)用于放大模拟信号；/n数据传输芯片(5)为一个网络芯片，用于进行数据传输和接收上位机指令；/n外部指令存储器(2)、外部数...
【技术特征摘要】
1.一种周界防卫的雷达信号处理器，其特征在于，包括：主处理器(1)、外部指令存储器(2)、外部数据存储器(3)、运算放大器(4)、数据传输芯片(5)；
主处理器(1)为一个双核的DSP信号处理器，该双核的DSP信号处理器内设置有AD模块即模数转换模块；
外部指令存储器(2)为一个FLASH存储芯片，用于存储雷达配置参数，该FLASH存储芯片能够掉电保留雷达配置参数；
外部数据存储器(3)为一个SRAM存储芯片，用于存储回波数据；
运算放大器(4)用于放大模拟信号；
数据传输芯片(5)为一个网络芯片，用于进行数据传输和接收上位机指令；
外部指令存储器(2)、外部数据存储器(3)、运算放大器(4)、数据传输芯片(5)分别与主处理器(1)相连接；
主处理器(1)上配备有两路SPI接口，通过该两路SPI接口分别连接射频前端的波形产生芯片和高频收发芯片，控制射频前端发射锯齿波线性调频信号；
射频前端接收回波信号即模拟IQ信号，射频前端将接收到的模拟IQ信号发送给运算放大器(4)，运算放大器(4)对该模拟IQ信号中的零中频信号进行放大处理，对该模拟IQ信号中的高频信号进行滤波处理，运算放大器(4)将处理后的模拟IQ信号送入主处理器(1)中；
主处理器(1)中的AD模块对处理后的模拟IQ信号进行采样，得到采样结果即数字IQ信号，将采样结果存储在外部数据存储器(3)中，且主处理器(1)还对采样结果进行运算处理；所述运算处理包括：通过两维FFT处理得到距离、速度、强度信息，以及通过双通道比相测角得到方位信息；其中，第一维FFT处理为距离维的处理，第二维FFT处理为速度维的处理；
主处理器(1)将运算结果通过数据传输芯片(5)发送给上位机或其他设备。
2.根据权利要求1所述的一种周界防卫的雷达信号处理器，其特征在于，
主处理器(1)为一个双核的DSP信号处理器，此双核分别为core1和core2；外部指令存储器(2)中包括n个用于第一维FFT处理的外存空间即n个一维外存空间，和n个用于第二维FFT处理的外存空间即n个二维外存空间；
主处理器(1)通过core1和core2相互配合完成采样结果的运算处理，具体包括以下步骤：
S1，主处理器(1)中的AD模块对第1个周期下的模拟IQ信号进行采样，且core2将第1个周期的采样结果存放至外部数据存储器(3)的第1个一维外存空间中；
主处理器(1)中的AD模块对第2个周期下的模拟IQ信号进行采样，且core2将第2个周期的采样结果存放至外部数据存储器(3)的第2个一维外存空间中；与此同时，core1从第1个一维外存空间中读取第1个周期的采样结果，并对所读取的第1个周期的采样结果进行第一维FF...
【专利技术属性】
技术研发人员：张阳，路同亚，黄涛，吴俊，段登，李朋，秦胜贤，王为，
申请(专利权)人：安徽四创电子股份有限公司，
类型：发明
国别省市：安徽;34
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