芯片外驱动器制造技术

本发明专利技术提供一种芯片外驱动器，包括第一驱动电路，第一驱动电路用以调整芯片外驱动器的回转率。第一驱动电路包括第一预驱动器、开关串与第一输出级。第一预驱动器接收读取信号与第一预驱动器控制信号。开关串被配置为依据读取信号以结合第一预驱动器对电源电压进行分压操作，以产生第一输出级控制信号。第一输出级依据第一输出级控制信号产生数据信号。

Off chip driver

【技术实现步骤摘要】
芯片外驱动器
本专利技术涉及一种芯片外驱动器，尤其涉及一种可调整回转率的芯片外驱动器。
技术介绍
芯片外驱动器应用在动态随机存取存储器(DRAM)，用以将存储器上的数据传送到主机上。其中，芯片外驱动器的回转率(SlewRate)与驱动力由联合电子装置工程委员会(JEDEC)标准所规范。这些参数受到工艺、电压与温度影响。一般来说，芯片外驱动器的回转率是经由控制芯片外驱动器中输出级的栅极信号来调整，然而，工艺变异(processvariation)导致芯片外驱动器的实际输出产生漂移。另一种方式是控制芯片外驱动器的致能时间，但此方式需要额外设计致能时间调整电路，并且考虑工艺变异下难以调整致能时间调整电路的时序。再者，基于电流时变率dI/dt对信号完整性(SignalIntegrity，SI)的重要性，仅仅保持JEDEC规范对于高速输出入电路(Input/outputcircuit，IOcircuit)来说是不够的。因此，高速输出入电路还需要设计精密的回转率调整电路。
技术实现思路
本专利技术提供一种芯片外驱动器，利用回转率调整电路，不须提高功率消耗与布局面积即可调整回转率。本专利技术提供一种芯片外驱动器，适用于存储器，包括第一驱动电路，第一驱动电路用以调整芯片外驱动器的回转率。第一驱动电路包括：第一预驱动器、开关串与第一输出级。第一预驱动器接收读取信号与第一预驱动器控制信号。开关串耦接第一预驱动器，开关串被配置为依据读取信号以结合第一预驱动器对电源电压进行分压操作，以产生第一输出级控制信号。第一输出级耦接第一预驱动器与开关串，第一输出级依据第一输出级控制信号产生数据信号。基于上述，在本专利技术中，所述芯片外驱动器可以运用第一预驱动器与开关串的分压操作来调整回转率，并且不会提高功率消耗与布局面积。由于电路结构对称，可以在工艺变异下保持对回转率的控制。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。附图说明图1示出本专利技术一实施例中的芯片外驱动器示意图。图2示出本专利技术一实施例中的第一驱动电路方块图。图3示出本专利技术一实施例中的第一驱动电路示意图。图4示出本专利技术一实施例中的第二驱动电路方块图。图5示出本专利技术一实施例中的第二驱动电路示意图。图6示出本专利技术一实施例中的芯片外驱动器时序图。图7示出本专利技术另一实施例中的第一驱动电路示意图。【符号说明】100：芯片外驱动器110：第一驱动电路120、120_1～120_n：第二驱动电路210、210_1、210_2：第一预驱动器220、220_1、220_2：开关串230：第一输出级410、410_1、410_2：第二预驱动器430：第二输出级710_1、710_2：第一预驱动器730：第一输出级DataP、DataN：读取信号TmSRt、TmSRc：第一预驱动器控制信号ZqNEnt、ZqPEnc、ZqNEnt<1>、ZqPEnc<1>……ZqNEnt<n>、ZqPEnc<n>：第二预驱动器控制信号DQ：数据信号VDD、VSS：电源电压DP1、DN1：第一输出级控制信号DP2、DN2：第二输出级控制信号mp1、mp2、mp3、mp4、mp5、mp6、mp7、mp8、mp9、mn1、mn2、mn3、mn4、mn5、mn6、mn7、mn8、mn9：晶体管V(DQ@110)：非测试模式下第一驱动电路输出的数据信号V(DQ@120)：非测试模式下第二驱动电路输出的数据信号V(DQ)：非测试模式下芯片外驱动器的数据信号V(DQ@110)_T：测试模式下第一驱动电路输出的数据信号V(DQ@120_1)_T：测试模式下第二驱动电路输出的数据信号V(DQ)_T：测试模式下芯片外驱动器的数据信号T1、T2、T3、T4：时间具体实施方式请参照图1，芯片外驱动器100包括第一驱动电路110、多个第二驱动电路120_1～120_n。第一驱动电路110用以调整芯片外驱动器100的回转率，多个第二驱动电路120_1～120_n用以调整芯片外驱动器100的驱动力。在本实施例中，多个第二驱动电路120_1～120_n彼此并联，且多个第二驱动电路120_1～120_n与第一驱动电路110彼此并联。第一驱动电路110接收读取信号DataP/DataN、第一预驱动器控制信号TmSRt与第一预驱动器控制信号TmSRc，以产生数据信号DQ。第二驱动电路120_1接收读取信号DataP/DataN、第二预驱动器控制信号ZqNEnt<1>与第二预驱动器控制信号ZqPEnc<1>，以产生数据信号DQ。第二驱动电路120_n接收读取信号DataP/DataN、第二预驱动器控制信号ZqNEnt<n>与第二预驱动器控制信号ZqPEnc<n>，以产生数据信号DQ。第二驱动电路120_2～120_n-1(未示出)可依此类推，不再赘述。第二驱动电路的数量n可以依据实际需求来设置，没有特别的限制。同时参照图2与图3，在本范例实施例中，第一驱动电路110包括第一预驱动器210、开关串220与第一输出级230。第一预驱动器210接收读取信号DataP/DataN与第一预驱动器控制信号TmSRt/TmSRc。开关串220耦接第一预驱动器210，被配置为依据读取信号DataP/DataN结合第一预驱动器210对电源电压VDD进行分压操作，以产生第一输出级控制信号DP1/DN1。第一输出级230耦接第一预驱动器210与开关串220，第一输出级230依据第一输出级控制信号DP1/DN1产生数据信号DQ。同时参照图2与图3，图2可以表示图3中第一输出级230及其耦接的第一预驱动器210_1、开关串220_1，也可以表示第一输出级230及其耦接的第一预驱动器210_2、开关串220_2。在一实施例中，第一输出级230依据第一输出级控制信号DP1和第一输出级控制信号DN1以产生数据信号DQ。参照图3，第一驱动电路110包括第一预驱动器210_1、第一预驱动器210_2、开关串220_1、开关串220_2、第一输出级230。其中，第一预驱动器210_1与开关串220_1耦接至第一输出级230的晶体管mp9，第一预驱动器210_2与开关串220_2耦接至第一输出级230的晶体管mn9。第一预驱动器210_1包括反相器、第一开关与第二开关。第一预驱动器210_1的反相器由晶体管mp1与晶体管mn2耦接构成，其中晶体管mp1的栅极与晶体管mn2的栅极互相耦接，用以接收读取信号DataP，晶体管mp1的源极耦接至电源电压VDD，晶体管mp1的漏极与晶体管mn2的漏极彼此耦接。第本文档来自技高网...

【技术保护点】
1.一种芯片外驱动器，适用于存储器，包括：/n第一驱动电路，用以调整所述芯片外驱动器的回转率，包括：/n第一预驱动器，接收读取信号与第一预驱动器控制信号；/n开关串，耦接所述第一预驱动器，被配置为接收所述读取信号，并依据所述读取信号结合被所述第一预驱动器对电源电压进行分压操作，以产生第一输出级控制信号；以及/n第一输出级，耦接所述第一预驱动器与所述开关串，依据所述第一输出级控制信号产生数据信号。/n

【技术特征摘要】
1.一种芯片外驱动器，适用于存储器，包括：
第一驱动电路，用以调整所述芯片外驱动器的回转率，包括：
第一预驱动器，接收读取信号与第一预驱动器控制信号；
开关串，耦接所述第一预驱动器，被配置为接收所述读取信号，并依据所述读取信号结合被所述第一预驱动器对电源电压进行分压操作，以产生第一输出级控制信号；以及
第一输出级，耦接所述第一预驱动器与所述开关串，依据所述第一输出级控制信号产生数据信号。


2.根据权利要求1所述的芯片外驱动器，其中所述第一预驱动器包括：
反相器，接收所述读取信号；
第一开关，耦接至所述反相器，依据所述第一预驱动器控制信号而开启或关闭；以及
第二开关，耦接至所述反相器与第一开关，依据所述第一预驱动器控制信号而开启或关闭。


3.根据权利要求2所述的芯片外驱动器，其中所述开关串包括：
第三开关，耦接所述第一预驱动器，依据所述读取信号而开启或关闭；
第四开关，耦接所述第三开关，依据所述电源电压而开启。


4.根据权利要求1所述的芯片外驱动器，其中所述第一驱动电路依据所述第一预驱动器控制信号而处于驱动力调整模式或回转率调整模式。


5.根据权利要求1所述的芯片外驱动器，其中所述第一输出级包括P型晶体管与N型晶体管，其中所述P型晶体管的漏极耦接至所述N型晶体管的漏极。


6.根据权利要求1所述的...

【专利技术属性】
技术研发人员：紫藤泰平，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71