一种应用于神经元的全数字仿生电路及系统技术方案

本申请实施例所公开的一种应用于神经元的全数字仿生电路及系统，其中，电路包括神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块，计数模块具有脉冲信号输入端、时钟信号输入端、清零端和计数信号输出端，神经元输入模块与脉冲信号输入端连接，时钟选择模块与时钟信号输入端连接，置零延时模块与清零端连接，神经元输出模块与计数信号输出端连接。基于本申请实施例，能够在神经网络中动态地进行神经元信号的向上或者向下计数，并且通过置零延时模块能够对置零信号和计数信号进行展宽，模拟神经元的不应期，使得计数模块中的数据清零。该仿生电路采用全数字设计，不仅能够简化电路的复杂程度，而且能够减少电路的功耗，便于实现大规模电路集成。

An all digital bionic circuit and system for neurons

【技术实现步骤摘要】
一种应用于神经元的全数字仿生电路及系统
本专利技术涉及人工智能领域，尤其涉及一种应用于神经元的全数字仿生电路及系统。
技术介绍
20世纪80年代以来，由于脉冲神经元网络由于具有强大的计算能力和接近生物神经元的特性，成为人工智能研究的新热点。目前，神经元电路的建模模型主要包括：Hodgkin-Huxley电路、LeakyIntegrate-and-Fire电路和Izhikevich电路。如图1所示为Hodgkin-Huxley电路的简化示意图，尽管Hodgkin-Huxley建模电路具有较好的动态特性以适用于多种脉冲模式，但是图中可见Hodgkin-Huxley建模电路包括大量的场效应晶体管，大量场效应晶体管的使用，直接增加了电路的复杂性，严重制约了Hodgkin-Huxley建模电路在大规模神经网络或者工程中的应用。如图2所示为LeakyIntegrate-and-Fire建模电路的简化示意图，虽然LeakyIntegrate-and-Fire建模电路相较于Hodgkin-Huxley建模电路简单，但是当Integrate-and-Fire建模电路用于实现模拟特性时，该电路的泄放电阻和累积电容都比较大，也无法实现在大规模神经网络或者工程中的应用。基于上述两种电路的局限性，Izhikevich建模电路作出改良，不仅控制其计算的复杂性在Hodgkin-Huxle建模电路和LeakyIntegrate-and-Fire建模电路之间，而且控制其生物性能的正确性满足大规模神经网络的仿真要求。但其仅仅是在数学上的拟合，缺少神经元内部的信息，使得神经网络编码、动态特性以及硬件方面都较为困难实现。
技术实现思路
本申请实施例提供一种应用于神经元的全数字仿生电路，包括：神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块；计数模块具有脉冲信号输入端、时钟信号输入端、清零端和计数信号输出端；神经元输入模块与脉冲信号输入端连接；时钟选择模块与时钟信号输入端连接；置零延时模块与清零端连接；神经元输出模块与计数信号输出端连接。进一步地，神经元输入模块包括第一输入模块、第一非门和第二非门；第一非门具有第一输入端和第一输出端；第二非门具有第二输入端和第二输出端；第一输入模块与第一输入端连接，第一输出端与第二输入端连接，第二输出端与脉冲信号输入端连接。进一步地，时钟选择模块包括选通控制端、第一选通信号输入端、第二选通信号输入端和选通输出端；选通控制端与第一输出端连接；第一选通信号输入端用于输入第一时钟信号，第二选通信号输入端用于输入第二时钟信号；选通输出端与时钟信号输入端连接。进一步地，神经元输出模块包括锁存模块和信号输出模块；锁存模块包括第一锁存输入端和锁存输出端；信号输出模块包括第一信号输出端和第二信号输出端；第一锁存输入端与计数信号输出端连接；锁存输出端与第一信号输出端连接，以及与第二信号输出端连接。进一步地，置零延时模块包括与门和延时模块；与门包括第一与门输入端、第二与门输入端和与门输出端；延时模块包括延时输入端和延时输出端；延时输入端与与门输出端连接，延时输出端与清零端连接；第一与门输入端用于输入置零信号，第二与门输入端用于输入计数信号。进一步地，锁存模块还包括第二锁存输入端；第二锁存输入端与延时输出端连接。进一步地，神经元输出模块还包括第三非门；第三非门具有第三输入端和第三输出端；第三输入端与锁存输出端连接，第三输出端与第二信号输出端连接。相应地，本申请实施例还提供了一种应用于神经元的全数字仿生系统，包括上述任意一项的应用于神经元的全数字仿生电路。实施本专利技术实施例，具有如下有益效果：本专利技术公开的一种应用于神经元的全数字仿生电路及系统，其中，电路包括神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块，计数模块具有脉冲信号输入端、时钟信号输入端、清零端和计数信号输出端，神经元输入模块与脉冲信号输入端连接，时钟选择模块与时钟信号输入端连接，置零延时模块与清零端连接，神经元输出模块与计数信号输出端连接。基于本申请实施例，采用数字电路模拟神经元的动态特性，通过神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块能够在神经网络中动态地进行神经元信号的向上或者向下计数，并且通过置零延时模块能够对置零信号和计数信号进行展宽，模拟神经元的不应期，使得计数模块中的数据清零。该仿生电路采用全数字设计，不仅能够简化电路的复杂程度，而且能够减少电路的功耗，便于实现大规模电路集成。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案和优点，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。图1是本申请实施例所提供的现有技术中Hodgkin-Huxley电路的简化示意图；图2是本申请实施例所提供的现有技术中LeakyIntegrate-and-Fire电路的简化示意图；图3是本申请实施例所提供的一种应用于神经元的仿生电路的结构示意图；图4为本申请实施例所提供的一种神经元输入模块的结构示意图；图5为本申请实施例所提供的一种应用于神经元的全数字仿生电路的结构示意图；图6为本申请实施例所提供的一种应用于神经元的全数字仿生电路的结构示意图；图7为本申请实施例所提供的一种受到兴奋脉冲刺激后全数字仿生电路的时序波形图的部分波形图；图8为本申请实施例所提供的一种受到抑制脉冲刺激后全数字仿生电路的时序波形图的部分波形图；图9为本申请实施例所提供的一种延时仿生电路中的计数信号的时序波形图。具体实施方式为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施例作进一步地详细描述。显然，所描述的实施例仅仅是本申请实施例的一个实施例，而不是全部的实施例。基于本申请实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。需要说明的是，此处所称的“实施例”是指可包含于本申请实施例至少一个实现方式中的特定特征、结构或特性。在本申请实施例的描述中，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量，由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含的包括一个或者更多个该特征。并且，术语“第一”、“第二”、“第三”是用于区别类似对象，而不用于描述特定的顺序或者先后顺序，应该理解这样的使用数据在适当的情况下可以互换。此外术语“包括”、“具有”和“为”以及其任何形式的变形，意图在于不排他的包括，例如，本文档来自技高网...

【技术保护点】
1.一种应用于神经元的全数字仿生电路，其特征在于，包括：神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块；/n所述计数模块具有脉冲信号输入端、时钟信号输入端、清零端和计数信号输出端；/n所述神经元输入模块与所述脉冲信号输入端连接；/n所述时钟选择模块与所述时钟信号输入端连接；/n所述置零延时模块与所述清零端连接；/n所述神经元输出模块与所述计数信号输出端连接。/n

【技术特征摘要】
1.一种应用于神经元的全数字仿生电路，其特征在于，包括：神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块；
所述计数模块具有脉冲信号输入端、时钟信号输入端、清零端和计数信号输出端；
所述神经元输入模块与所述脉冲信号输入端连接；
所述时钟选择模块与所述时钟信号输入端连接；
所述置零延时模块与所述清零端连接；
所述神经元输出模块与所述计数信号输出端连接。


2.根据权利要求1所述的电路，其特征在于，所述神经元输入模块100包括第一输入模块、第一非门和第二非门；
所述第一非门具有第一输入端和第一输出端；
所述第二非门具有第二输入端和第二输出端；
所述第一输入模块与所述第一输入端连接，所述第一输出端与所述第二输入端连接，所述第二输出端与所述脉冲信号输入端连接。


3.根据权利要求2所述的电路，其特征在于，所述时钟选择模块200包括选通控制端、第一选通信号输入端、第二选通信号输入端和选通输出端；
所述选通控制端与所述第一输出端连接；
所述第一选通信号输入端用于输入第一时钟信号，所述第二选通信号输入端用于输入第二时钟信号；
所述选通输出端与所述时钟信号输入端连接。


4.根据权利要求1所述的电路，其特征在于，所述神经...

【专利技术属性】
技术研发人员：陈后鹏，吕艺，王倩，李喜，雷宇，郭家树，解晨晨，宋志棠，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：上海;31