存在时钟动态重编程时仿真时间线的压缩方法技术

该专利的独立权利要求表示实施例的简要描述。硬件仿真系统被配置为：定义与电路设计中使用的多个设计时钟中的每一个相关联的可变延迟，根据多个可变延迟来计算压缩值，检测一个或多个可变延迟中的变化，和，响应于检测到的变化而重新计算时间压缩值。硬件仿真系统还被配置为使用设置在硬件仿真系统中的可编程电路来重新计算时间压缩，而无需停止硬件仿真系统。这样的电路可以设置在硬件仿真系统中布置的单个可编程设备中或在硬件仿真系统中布置的多个可编程设备中。本摘要无意限制权利要求的范围。

Compression method of simulation time line with dynamic reprogramming of clock

【技术实现步骤摘要】
【国外来华专利技术】存在时钟动态重编程时仿真时间线的压缩方法相关申请的交叉引用本申请根据35USC119(e)要求于2017年5月17日提交的申请序列号62/507,667的权益，该专利的内容通过引用整体并入本文。版权声明本专利文件的受让人对任何人传真复制本专利文件本身或本专利申请均无异议，因为本专利文件出现在美国专利和商标局档案中，但在其他方面保留受版权保护的作者的任何作品中的所有权利。说明书-免责声明在以下
技术介绍
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技术实现思路
和详细描述中，标题不应被解释为必要的限制。在以下
技术介绍
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技术实现思路
和详细描述中，任何公布的引用或识别并不表示与任何要求保护或描述的实施例的现有技术的相关性或状态。文本全部用斜体表示的段落表示多个Synopsys专利说明书所共有的文本。
技术介绍
集成电路(IC)设计者通常以硬件描述语言(HDL)(诸如Verilog、VHDL、SystemC等)描述其设计。硬件仿真是指利用另一件硬件(诸如专用仿真系统)复制一件或多件硬件(以下也称为被测设计(DUT))的行为的过程。通常根据表示被测设计的硬件描述语言源代码来生成仿真模本文档来自技高网...

【技术保护点】
1.一种执行电路设计的硬件仿真的方法，所述方法包括：/n定义与所述电路设计中使用的多个时钟中的每个时钟相关联的可变延迟；/n根据多个可变延迟来计算压缩值；/n检测所述可变延迟中的至少一个可变延迟中的变化；和/n响应于检测到的变化而重新计算所述压缩值。/n

【技术特征摘要】
【国外来华专利技术】20170517 US 62/507,6671.一种执行电路设计的硬件仿真的方法，所述方法包括：
定义与所述电路设计中使用的多个时钟中的每个时钟相关联的可变延迟；
根据多个可变延迟来计算压缩值；
检测所述可变延迟中的至少一个可变延迟中的变化；和
响应于检测到的变化而重新计算所述压缩值。


2.根据权利要求1所述的方法，还包括：
使用设置在执行所述硬件仿真的硬件仿真系统中的电路来重新计算所述压缩值。


3.根据权利要求2所述的方法，其中，在不停止所述硬件仿真的情况下执行所述压缩值的重新计算。


4.根据权利要求2所述的方法，其中，所述电路设置在可编程设备中，所述可编程设备设置在所述硬件仿真系统中。


5.根据权利要求2所述的方法，其中，所述电路设置在多个可编程设备中，所述多个可编程设备设置在所述硬件仿真系统中。


6.根据权利要求1所述的方法，还包括：
响应于检测到的变化而停止所述仿真；
重新计算软件中的所述压缩值；和
使用重新计算的压缩值来恢复所述仿真。


7.一种硬件仿真系统，所述硬件仿真系统被配置为：
定义与正在被仿真的电路设计中使用的多个时钟中的每个时钟相关联的可变延迟；
根据多个可变延迟来计算压缩值；
检测所述可变延迟中的至少一个可变延迟中的变化；和
响应于检测到的变化而重新计算时间压缩值。

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【专利技术属性】
技术研发人员：亚历山大·拉比诺维奇，塞德里克·杰·阿尔基耶，
申请(专利权)人：美商新思科技有限公司，
类型：发明
国别省市：美国;US