采用时序推测型SRAM阵列的Cache行映射与替换方法技术

本发明专利技术提出采用时序推测型SRAM阵列的Cache行映射与替换方法，属于处理器体系结构技术研究领域。本发明专利技术提出的Cache中的数据阵列采用时序推测型SARM阵列，提出的映射替换方法与装置通过采用Cache行重映射，实现了每组Cache单元中“强”行所占比例大幅提升、访存请求命中“强”行概率大幅提升，通过优化Cache行替换策略将频繁访问的Cache行替换到“强”行，从而降低读访问延迟，提高Cache的性能。相较于传统的多管SRAM单元，ECC纠错机制等方案，本发明专利技术所提出的方案具有更好的性能、能耗和面积指标。

Cache row mapping and replacement method based on temporal speculative SRAM array

【技术实现步骤摘要】
采用时序推测型SRAM阵列的Cache行映射与替换方法
本专利技术涉及处理器体系结构技术研究领域，具体涉及采用时序推测型SRAM阵列的Cache行映射与替换方法。
技术介绍
随着现代处理器集成晶体管数量的不断增加，处理器性能的进一步提高越来越受限于能耗与散热之间的矛盾。另一方面，如何在满足性能需求的前提下，对于采用电池供电的移动终端类应用和对能耗更加敏感的物联网应用，将能耗降至最低已经成为设计者首先要面对的挑战。为了进一步降低系统的能耗，工业界和学术界将电路的工作电压扩展为宽电压，宽电压的范围包括从近阈值电压附近到正常工作电压。然而，当工作电压降至近阈值电压附近时，工艺波动对于晶体管延时分布的影响将会增大，主要表现为延时分布的非高斯特性。对于静态随机存储器(StaticRandom-AccessMemory，SRAM)阵列，由于工艺波动造成的N管和P管的阈值波动，降低了正反馈器件的状态保持能力。这种基于正反馈的不匹配器件将造成SRAM阵列的访问时序错误，而造成此类错误的主要原因是，存储单元(BitCell)位线放电时间分布的拖尾现象使得本文档来自技高网...

【技术保护点】
1.采用时序推测型SRAM阵列的Cache行映射方法，其特征在于：/n所述Cache中的标签阵列采用传统型SRAM阵列，数据阵列采用时序推测型SARM阵列；单个时序推测型SARM阵列中的行为子行，各个时序推测型SARM阵列中同一行位置上的子行构成Cache行；/n所述Cache行映射方法的具体步骤如下：/n步骤S1：扫描获得构成Cache行的各子行状态的故障位图；/n所述子行状态用一个比特表示；一个子行中，至少存在一个访问长延时的存储单元，则该子行被标记为“弱”子行，用比特1表示；一个子行中，不存在访问长延时的存储单元，则该子行被标记为“强”子行，用比特0表示；/n步骤S2：对子行分配链接码；...

【技术特征摘要】
1.采用时序推测型SRAM阵列的Cache行映射方法，其特征在于：
所述Cache中的标签阵列采用传统型SRAM阵列，数据阵列采用时序推测型SARM阵列；单个时序推测型SARM阵列中的行为子行，各个时序推测型SARM阵列中同一行位置上的子行构成Cache行；
所述Cache行映射方法的具体步骤如下：
步骤S1：扫描获得构成Cache行的各子行状态的故障位图；
所述子行状态用一个比特表示；一个子行中，至少存在一个访问长延时的存储单元，则该子行被标记为“弱”子行，用比特1表示；一个子行中，不存在访问长延时的存储单元，则该子行被标记为“强”子行，用比特0表示；
步骤S2：对子行分配链接码；
所述链接码的分配方法是：故障位图的同一列中，“弱”子行从全1编码递减，“强”子行从全0编码递增；
所述链接码的编码位数N取决于Cache的路组关联数W，其关系满足：W＝2N；
步骤S3：Cache行重映射，即构成Cache行的每个子行均通过链接码优先选择“强”子行进行重映射；
步骤S4：在行重映射过程中，在重映射编码中记录每个子行的位置，并将...

【专利技术属性】
技术研发人员：凌明，尚小京，申山，邵天翔，杨军，
申请(专利权)人：东南大学，东南大学—无锡集成电路技术研究所，
类型：发明
国别省市：江苏;32