具有F功能和G功能的LLR域计算的极性解码器制造技术

描述了极性解码器核(111)。该极性解码器核(111)包括处理单元(2201)，该处理单元(2201)具有：至少一个输入，被配置为接收至少一个输入对数似然比LLR(2202、2203)；逻辑电路，被配置为操纵至少一个输入LLR；以及至少一个输出，被配置为输出经操纵的至少一个LLR。所述处理单元(2201)的逻辑电路仅包括单个两输入加法器(2207)以操纵所述至少一个输入LLR，并且输入LLR和经操纵的LLR为定点数表示的格式，所述定点数表示包括2的补码二进制数和附加符号位。

Polarity decoder for LLR domain computation with F and G functions

【技术实现步骤摘要】
【国外来华专利技术】具有F功能和G功能的LLR域计算的极性解码器
本专利技术的
涉及极性解码器、通信单元、集成电路和用于极性解码的方法。本专利技术可应用于但不限于用于当前和未来的通信标准的极性解码。
技术介绍
根据前向纠错(FEC)和信道编码的原理，极性编码[1]可以用于保护信息免受不完善的通信信道内传输错误的影响，该不完善的通信信道可能会遭受噪声和其它不利影响。更具体地，在发送器中使用极性编码器来对信息进行编码，并且在接收器中使用对应的极性解码器来减轻传输错误并恢复所传输的信息。极性编码器根据规定的编码过程，将包括K个位的信息块转换为包括更大数量的位M>K的编码块。以这种方式，编码块与M-K位冗余一起传送来自信息块的K位信息。为了估计来自信息块的原始K位的值，可以根据规定的解码过程在极性解码器中利用这种冗余。假设通信信道的条件不是太严格，则极性解码器可以以高概率正确地估计来自信息块的K位的值。极性编码过程包括三个步骤。在第一信息块调节步骤中，在规定位置中将冗余位插入信息块中，以将信息块的大小从K位增加到N位，其中N是2的幂。在第二极性编码核步骤中，根据规定的图结构，使用连续的异或(XOR)运算以不同的组合方式组合所得的核信息块的N位。该图结构包括n＝log2(N)个连续级，每个级包括N/2个XOR运算，这些运算组合了特定的位对。在第三步骤中，将编码块调节施加到所得的核编码块，以将所得的核编码块的大小从N位调整为M位。这可以通过根据规定的方法重复或去除核编码块中的特定位以产生编码块来实现，该编码块通过信道传输或存储在存储介质中。从信道接收软编码块或者从存储介质中取出软编码块。极性解码过程包括三个步骤，它们对应于极性编码过程中的三个步骤，但是顺序相反。在第一编码块调节步骤中，将冗余软位在规定位置中插入或组合到软编码块中，以将软编码块的大小从M个软位调整为N个软位，其中N为2的幂。在第二极性解码核步骤中，基于规定的图结构进行操作，使用连续取消(SC)[1]或连续取消列表(SCL)[7]过程以不同的组合方式组合所得的核编码块的N个软位。在第三步骤中，将信息块调节施加到所得的恢复的核信息块，以将该核信息块的大小从N位减小为K位。这可以通过根据规定的方法去除恢复的核信息块中的特定位以产生恢复的信息块来实现。先前已经提出[8]、[14]-[24]了SC[1]和SCL[7]极性解码器的数种硬件实现，它们在运行时能够灵活地支持不同的核块大小N∈{2，4，8，...，Nmax}。这些解码器在概念上使用图[15](或等效地树[18])表示极性码，该图的尺寸取决于核块大小N而变化。如图7中例示出的，该图在其右边缘上包括N个输入，这些输入接受来自解调器的软位(通常以对数似然比(LLR)[8]的形式)，该图在其左边缘上包括N个输出，这些输出为信息和冻结位(frozenbit)供应硬位决策。在这两个边缘之间，该图包括log2(N)个水平级联的级，每个级包括N/2个垂直对齐的XOR运算。[8]、[14]-[24]的硬件实现采用专用硬件，以使用f和g功能[8]在图中的每个XOR的位置处组合软位，并在概念上将它们在图中从右传播到左。同样，在图的左边缘处在概念上采用专用硬件，以将软位转换为硬位决策，以及计算和分类SCL路径度量[8]。最后，使用专用硬件根据图中的XOR组合硬位决策，并在概念上在图中从左向右传播所得的部分和位(partialsumbit)，以便g功能可以使用它们。注意，g功能对部分和位的依赖性强加了一组数据相关性，这要求根据特定的调度执行所有上述操作。这仅留下有限的并行执行操作的自由度，该自由度随解码过程的进行而变化。[14]的线解码器(linedecoder)在软位传播期间实现了高度的并行处理，这允许在2N-2个时钟周期的延迟内计算所有f和g功能。这是使用Nmax/2个处理单元的L个线路来实现的，其中对于SC解码，L＝1，而对于SCL解码，L>1是列表大小。每个处理单元能够在每个时钟周期中计算一个f功能或一个g功能。这种并行度足以在图的任何单个级内同时执行不会受到数据相关性阻止的最大数量的计算。当N＝Nmax时以及当为图中最右级计算g功能时，会遇到这个并行处理的峰值机会。但是，当N<Nmax时或者当在解码过程期间的其它时间计算f或g功能时，上述数据相关性阻止并行性被充分利用。由于这个原因，[14]的线解码器遭受不良的硬件效率，并且还需要过高的存储器带宽，这可能准予同时存取多达Nmax个软位。因此，[8]、[15]-[24]的半并行解码器通过将并行处理的程度从LNmax/2降低到LP来改善硬件效率和存储器带宽要求，其中P∈{1，2，4，8，...}。然而，这种方法仍然遭受无法利用最左级的所有并行性的问题，并且需要数个时钟周期来执行最右级的f和g，从而将与f和g计算相关联的总延迟增加到时钟周期。除f和g计算所需的上述时钟周期外，SCL解码器通常还需要至少一个附加的时钟周期来计算和分类与在图的左边缘上做出的N个硬位决策中的每一个相关联的路径度量。在线解码的情况下，执行f、g和路径度量计算以及对后者进行分类需要3N-2个时钟周期的延迟。然而，在[32]、[33]中，与图的最左级中的对应f和g功能一起，一次针对数个位计算和分类路径度量。当一次做出2k个硬位决策时，该方法将线解码所需的时钟周期的总数量减少为N/2k-2-2[33]，其中k∈{1，2，3，...}。注意，当极性码采用低编码率时，可以进一步减小SCL解码的延迟。在这种情况下，尽管该技术不能改善在高编码率下遇到的最差情况下的延迟，但可以跳过与该块开头的冻结位有关的任何计算。注意，部分和位的传播通常在相同的时钟周期内与上述计算同时执行。在[8]、[15]、[30]中，部分和更新逻辑用于累积解码位的不同组合，并且互连网络用于将它们递送给对应的g功能处理。这导致大量的硬件开销和长的关键路径，从而限制了可实现的硬件效率、吞吐量和延迟。相比之下，[19]、[21]、[28]、[32]、[34]的前馈体系架构使用专用硬件将部分和位传播到图的每个连续级。但是，前馈体系架构的复杂度对于每个连续级都迅速增长，从而限制了可以支持的最大核块长度Nmax并限制了硬件效率。相比之下，[17]、[22]、[27]、[35]的方法使用简化的极性编码器核来计算部分和位，尽管这并没有从重新使用作为解码过程的自然部分执行的计算中受益。在上述先前的极性解码器硬件实现中，硬件资源使用通常由存储器支配。例如，由于要求在图中每对接连级之间的接口处存储LLR，因此在[8]的L＝8SCL解码器中，存储器占用了90％的硬件。硬件资源的下一个最大贡献者用于处理和传播LLR和部分和位，在[8]的L＝8SCL解码器中，占用了大约5％的硬件。在这种处理和传播硬件中，大约80％专用于与部分和位[15]相关联的互连网络。最后，在[8]的L＝8SCL解码器中以及在[18]、[19]的L＝4SCL解码器中，大约1％的硬件专用于路径度量计算和分类。但是，在[32]、[33]的多位方法中，可以预期这些操作会占用更多的硬件。
技术实现思路
<本文档来自技高网...

【技术保护点】
1.一种极性解码器核(111)，包括处理单元(2201)，该处理单元(2201)具有：/n至少一个输入，被配置为接收至少一个输入对数似然比LLR(2202、2203)；/n逻辑电路，被配置为操纵至少一个输入LLR；以及/n至少一个输出，被配置为输出经操纵的至少一个LLR；/n其中，所述极性解码器核(111)的特征在于，所述处理单元(2201)的逻辑电路仅包括单个两输入加法器(2207)以操纵所述至少一个输入LLR，并且输入LLR和经操纵的LLR为定点数表示的格式，所述定点数表示包括2的补码二进制数和附加符号位。/n

【技术特征摘要】
【国外来华专利技术】20170615 GB 1709505.0;20170914 GB 1714766.11.一种极性解码器核(111)，包括处理单元(2201)，该处理单元(2201)具有：
至少一个输入，被配置为接收至少一个输入对数似然比LLR(2202、2203)；
逻辑电路，被配置为操纵至少一个输入LLR；以及
至少一个输出，被配置为输出经操纵的至少一个LLR；
其中，所述极性解码器核(111)的特征在于，所述处理单元(2201)的逻辑电路仅包括单个两输入加法器(2207)以操纵所述至少一个输入LLR，并且输入LLR和经操纵的LLR为定点数表示的格式，所述定点数表示包括2的补码二进制数和附加符号位。


2.根据权利要求1所述的极性解码器核(111)，其中，所述处理单元(2201)被配置为：
(i)在某一时刻执行“g”功能或“f”功能；或者
(ii)仅执行以下中的一项：“g”功能或“f”功能。


3.根据权利要求2所述的极性解码器核(111)，其中，所述“f”功能包括：



其中sign(·)如果其参量为负则返回“-1”而如果其参量为正则返回“+1”。


4.根据权利要求2所述的极性解码器核(111)，其中，所述“g”功能包括：





5.根据前述权利要求中的任一项所述的极性解码器核(111)，其中，使用具有W+1个位的定点数表示将所述至少一个输入LLR(2202、2203)中的每一个表示为：

其中

是附加符号位的标签，

是既用作最高有效位MSB又用作定点数表示的2的补码二进制数部分的符号位的位的标签，以及

是定点数表示的2的补码二进制数部分的最低有效位LSB的标签。


6.根据前述权利要求中的任一项所述的极性解码器核(111)，其中，所述单个两输入加法器(2207)包括两个输入(2208)并且被配置为提供2的补码输出(2209)，其中每个输入(2208)具有从定点数表示和的2的补码二进制数部分得到的第一数量“W”的位，所述2的补码输出(2209)包括包含附加位的第二数量的位以避免溢出，第二数量的位为“W+1”位。


7.根据权利要求6所述的极性解码器核(111)，其中，所述处理单元(2201)的输出(2206)包括第三数量“W+2”的位，所述第三数量“W+2”的位结合了由所述单个两输入加法器(2207)引入的附加位加上附加符号位。


8.根据前述权利要求2至7中的任一项所述的极性解码器核(111)，当实现所述“g”功能时，其中使用所述单个两输入加法器(2207)操纵所述至少一个输入LLR的2的补码二进制数，以基于部分和位的值以及所述至少一个输入LLR的附加符号位，通过以下方式来获得LLR的2的补码二进制数部分：
(i)将第一LLR的2的补码部分添加到第二LLR的2的补码二进制数部分中，或者
(ii)从第二LLR的2的补码二进制数部分中减去第一LLR的2的补码部分。


9.根据前述权利要求2至7中的任一项所述的极性解码器核(111)，当实现“f”功能时，其中使用所述单个两输入加法器(2207)操纵所述至少一个输入LLR的2的补码二进制数，以基于所述至少一个输入LLR的附加符号位，通过以下方式来获得所述“f”功能的最小项的2的补码二进制数部分：
(i)将第一LLR的2的补码二进制数部分添加到第二LLR的2的补码二进制数部分中，或者
(ii)从第二LLR的2的补码二进制数部分中减去第一LLR的2的补码二进制数部分；
以及使用从所述单个两输入加法器(2207)输出的所得的2的补码数的MSB来选择(2210)第一LLR的2的补码二进制数部分或第二LLR的2的补码二进制数部分，以提供输出操纵的至少一个LLR的2的补码二进制数部分。


10.根据权利要求8或权利要求9所述的极性解码器核(111)，其中，根据以下至少一项来获得经操纵的至少一个LLR和的附加符号位：所述至少一个输入LLR的2的补码二进制数部分的MSB和所述至少一个输入LLR的附加符号位。


11.根据权利要求8所述的极性解码器核(111)，其中，获得经操纵的至少一个LLR的附加符号位作为第二LLR的附加符号位的值。


12.根据前述权利要求2至11中的任一项所述的极性解码器核(111)，其中，所述极性解码器核(111)还包括外部数据路径(1602)，该外部数据路径(1602)包括：
f/g功能图，该f/g功能图包括第一数量so的处理级(207)，其中第一数量so的处理级(207)中的每一个包括仅执行“f”功能的第二数量的处理单元(2201)和仅执行“g”功能的第二数量的处理单元(2201)。


13.根据前述权利要求2至12中的任一项所述的极性解码器核(111)，其中，所述极性解码器核(111)包括内部数据路径(1601)，该内部数据路径(1601)包括多个处理单元(2201)，该多个处理单元(2201)被布置为一定数量si的处理级(207)，该处理级(207)被配置为执行“f”功能、“g”功能中的至少一个，其中最右级包括第一数量ni/2的处理单元...

【专利技术属性】
技术研发人员：R·蒙德，M·布雷扎，钟世达，I·安德雷德，陈泰海，
申请(专利权)人：交流通讯有限公司，
类型：发明
国别省市：英国;GB