对地址进行加扰的存储器装置制造方法及图纸

提供了对地址进行加扰的存储器装置。根据示例性实施例，所述存储器装置可包括：存储器单元阵列，包括连接到根据行地址的依次变化而按先后顺序布置的多条字线的多个存储器单元；行解码器，针对输入到行解码器的每个行地址，根据选择信号对行地址的第一位和行地址的第二位进行加扰，从而形成加扰行地址，对加扰行地址进行解码，并且基于加扰行地址从所述多条字线选择字线；以及反熔丝阵列，包括反熔丝，其中，选择信号的逻辑值被编程到所述反熔丝。所述多条字线的第一字线和第二字线可彼此相邻，并且与第一字线对应的行地址的第一值和与第二字线对应的行地址的第二值之间的差可以是与第一位对应的值。

A memory device that scrambles addresses

【技术实现步骤摘要】
对地址进行加扰的存储器装置本申请要求于2018年7月23日提交到韩国知识产权局的第10-2018-0085497号韩国专利申请的优先权，所述韩国专利申请的公开通过引用整体包含于此。
本公开涉及一种存储器装置，更具体地讲，涉及一种对地址进行加扰的存储器装置。
技术介绍
存储器装置可包括布置在字线和位线的交叉点处的存储器单元。随着存储器装置的容量和集成度增大，字线之间的间隙和位线之间的间隙可减小。在存储器单元是动态随机存取存储器(DRAM)单元的情况下，晶体管的阈值电压可被设置为高，以防止电容器的漏电流。为了导通晶体管，高于电源电压的电压可被施加到字线。当高电压被频繁地施加到彼此相邻的字线时，存储在存储器单元中的数据会发生错误。由于主机可随机地访问存储器装置，因此主机可频繁地访问彼此相邻的存储器单元。因此，存在对于防止或最小化由于对彼此相邻的存储器单元的频繁访问而可能发生的传输门效应(PGE)、干扰、耦合等的存储器装置的期望。
技术实现思路
根据示例性实施例，一种存储器装置可包括：存储器单元阵列，包括连接到根据行地址的依次变化而按先后顺序布置的多条字线的多个存储器单元；行解码器，针对输入到行解码器的每个行地址，根据选择信号对行地址的第一位和行地址的第二位进行加扰，从而形成加扰行地址，对加扰行地址进行解码并且基于加扰行地址从所述多条字线选择字线；以及反熔丝阵列，包括反熔丝，其中，选择信号的逻辑值被编程到所述反熔丝。所述多条字线的第一字线和第二字线可彼此相邻，并且与第一字线对应的行地址的第一值和与第二字线对应的行地址的第二值之间的差可以是与第一位对应的值。根据示例性实施例，一种存储器装置包括：存储器单元阵列，包括连接到根据行地址的依次变化而按先后顺序布置的多条字线的多个存储器单元；行解码器，被配置为针对输入到行解码器的每个行地址，基于选择信号的状态对行地址的特定位置的位和行地址的另一位置的位进行加扰，从而形成加扰行地址，对加扰行地址进行解码并且基于加扰行地址从所述多条字线选择字线；以及反熔丝阵列，包括反熔丝，其中，选择信号的逻辑值被编程到所述反熔丝。与最初输入的行地址对应的字线不同于与加扰行地址对应的字线，其中，加扰行地址对应于最初输入的行地址，所述多条字线中的第一字线和第二字线彼此相邻，并且与第一字线对应的行地址的第一值和与第二字线对应的行地址的第二值之间的差为十进制值1。根据示例性实施例，一种存储器装置可包括：存储器单元阵列，包括连接到第一字线的第一存储器单元，连接到与第一字线相邻的第二字线的第二存储器单元和连接到不与第一字线和第二字线相邻的第三字线的第三存储器单元；命令解码器，接收用于激活第一存储器单元的第一激活命令，接收用于对第一存储器单元进行预充电的第一预充电命令，并接收用于激活第二存储器单元的第二激活命令；以及行解码器，激活与同第一激活命令一起接收的行地址的第一值对应的第一字线，根据第一预充电命令对第一字线进行预充电，并激活与行地址的第三值对应的第三字线，而不是激活与同第二激活命令一起接收的行地址的第二值对应的第二字线。根据示例性实施例，一种存储器装置可包括：存储器单元阵列，包括连接到根据列地址的依次变化而按先后顺序布置的多条列选择线的多个存储器单元；列解码器，根据选择信号对列地址的第一位和列地址的第二位进行加扰并对加扰列地址进行解码，并且选择列选择线；以及反熔丝阵列，包括反熔丝，其中，选择信号的逻辑值被编程到反熔丝。与所述多条列选择线中的第一列选择线对应的列地址的第一值和与所述多条列选择线中的第二列选择线对应的列地址的第二值之间的差是与第一位对应的值。附图说明图1是示出根据专利技术构思的实施例的存储器装置的框图。图2是示出根据一些实施例的图1的存储器单元阵列的框图。图3是详细示出图2的存储器单元阵列的框图。图4是示出根据一些实施例的图3的子字线驱动器的框图。图5是示出根据一些实施例的图1的存储器装置的行解码器的框图。图6是示出图5的地址加扰器的一个实施例的框图。图7是示出图5的地址加扰器的另一实施例的框图。图8是示出根据专利技术构思的另一实施例的存储器装置的框图。图9是示出根据一些实施例的图8的存储体的框图。图10是示出应用了公开的实施例的存储器装置的存储系统的框图。图11是示出应用了公开的实施例的存储器装置的存储系统的框图。具体实施方式图1是示出根据专利技术构思的实施例的存储器装置的框图。存储器装置1000可包括存储器单元阵列1100、行解码器1200和反熔丝阵列1300。如在此所述，存储器装置1000可以是例如半导体装置，诸如，形成在来自晶片的裸片上的半导体芯片。半导体装置还可表示包括形成在封装基底上并由包封件覆盖的一个或多个半导体芯片的半导体封装件。存储器单元阵列1100可包括连接到字线WL<0:X>的存储器单元MC。例如，存储器单元MC可以是动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元、晶闸管随机存取存储器(TRAM)单元、NAND闪存单元、NOR闪存单元、电阻式随机存取存储器(RRAM)单元、铁电随机存取存储器(FRAM)单元、相变随机存取存储器(PRAM)单元、磁随机存取存储器(MRAM)单元等。下面，假设存储器单元MC是包括连接到字线的一个晶体管和连接到该晶体管的一个电容器的DRAM单元。连接到字线WL<0:X>中的同一条字线的存储器单元MC可对应于一页。当根据行地址RA<0:R>选择字线WL<0:X>中的一条字线时，连接到被选择的字线的存储器单元可被激活。可对激活的存储器单元MC执行写入操作或读取操作。在写入操作或读取操作完成之后，激活的存储器单元MC可被去激活或预充电。行解码器1200可对行地址RA<0:R>进行解码，并且可选择字线WL<0:X>。行地址RA<0:R>的范围、字线WL<0:X>的数量和存储器单元MC的数量可基于存储器装置1000的容量、数据输入/输出信号的数量、存储体的数量、页大小等来确定。行解码器1200可从字线WL<0:X>中选择与行地址RA<0:R>的值(例如，十进制值)对应的字线。当行地址RA<0:R>是“00…00b”时，行解码器1200可选择字线WL<0>。当行地址RA<0:R>是“00…01b”时，行解码器1200可选择字线WL<1>。当行地址RA<0:R>是“00…10b”时，行解码器1200可选择字线WL<2>。行解码器1200可以以上述方式选择剩余的字线WL<3:X>。存储器单元MC中的晶体管的阈值电压可被设置为高，以减少存储器单元MC的电容器的漏电流。高于电源电压的高电压可用于导通存储器单元MC的晶体管。例如，行解码器1200可通过将高于电源电压的高本文档来自技高网...

【技术保护点】
1.一种存储器装置，包括：/n存储器单元阵列，包括连接到根据行地址的变化而按顺序布置的多条字线的多个存储器单元；/n行解码器，被配置为根据选择信号对行地址的第一位和行地址的第二位进行加扰，从而形成加扰行地址，对加扰行地址进行解码，并选择所述多条字线中的至少一条字线；以及/n反熔丝阵列，包括反熔丝，其中，选择信号的逻辑值被编程在所述反熔丝中，/n其中，所述多条字线中的第一字线和第二字线彼此相邻，以及/n其中，与第一字线对应的行地址的第一值和与第二字线对应的行地址的第二值之间的差是与第一位对应的值。/n

【技术特征摘要】
20180723 KR 10-2018-00854971.一种存储器装置，包括：
存储器单元阵列，包括连接到根据行地址的变化而按顺序布置的多条字线的多个存储器单元；
行解码器，被配置为根据选择信号对行地址的第一位和行地址的第二位进行加扰，从而形成加扰行地址，对加扰行地址进行解码，并选择所述多条字线中的至少一条字线；以及
反熔丝阵列，包括反熔丝，其中，选择信号的逻辑值被编程在所述反熔丝中，
其中，所述多条字线中的第一字线和第二字线彼此相邻，以及
其中，与第一字线对应的行地址的第一值和与第二字线对应的行地址的第二值之间的差是与第一位对应的值。


2.如权利要求1所述的存储器装置，其中：
第一位是每个行地址的最低有效位，以及
第二位是每个行地址的除了最低有效位之外的较高位。


3.如权利要求1所述的存储器装置，其中，行解码器包括：
第一复用器，被配置为根据选择信号输出第二位而不是第一位；以及
第二复用器，被配置为根据选择信号输出第一位而不是第二位，
其中，加扰行地址包括从第一复用器和第二复用器分别输出的第二位和第一位。


4.如权利要求3所述的存储器装置，其中，存储器单元阵列包括驱动所述多条字线中的每条字线的子字线驱动器，
其中，行解码器被配置为将第一解码信号提供给子字线驱动器的电源端并将第二解码信号提供给子字线驱动器的输入端，
其中，行解码器被配置为通过对加扰行地址的第一位和加扰行地址的在加扰行地址的第一位之后的较高位进行解码来生成第一解码信号，以及
其中，加扰行地址的第一位与行地址的第二位相同。


5.如权利要求4所述的存储器装置，其中，行解码器被配置为通过对加扰行地址的第二位和加扰行地址的在加扰行地址的第二位之后的较高位进行解码来生成第二解码信号，
其中，加扰行地址的第二位与行地址的第一位相同，以及
其中，加扰行地址的第二位和加扰行地址的在加扰行地址的第二位之后的较高位不用于生成第一解码信号。


6.如权利要求3所述的存储器装置，其中，存储器单元阵列还包括：
位线感测放大器，连接到与所述多个存储器单元连接的位线，
其中，所述多个存储器单元针对位线感测放大器所在的区域被划分为组群，
其中，行解码器被配置为通过对加扰行地址的第一位和加扰行地址的在加扰行地址的第一位之后的较高位进行解码来选择组群，以及
其中，加扰行地址的第一位与行地址的第二位相同。


7.如权利要求3所述的存储器装置，其中，行解码器还包括：
第三复用器，被配置为根据选择信号输出行地址的第四位而不是行地址的第三位；以及
第四复用器，被配置为根据选择信号输出第三位而不是第四位，
其中，加扰行地址包括从第一复用器、第二复用器、第三复用器和第四复用器分别输出的第二位、第一位、第四位和第三位。


8.如权利要求1所述的存储器装置，还包括：
命令解码器，被配置为从所述存储器装置的外部接收命令和地址并根据所述命令将所述地址作为行地址发送到行解码器。


9.如权利要求1所述的存储器装置，其中，在所述存储器装置被封装并被安装在模块上之后，选择信号的逻辑值能够被编程到所述反熔丝。


10.如权利要求1所述的存储器装置，其中，所述多个存储器单元中的每个包括连接到所述多条字线中的对应的字线的一个晶体管和连接到所述晶体管的一...

【专利技术属性】
技术研发人员：申岘昇，金大正，崔益准，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR