【技术实现步骤摘要】
乘法器
本申请涉及计算机
，特别是涉及一种乘法器。
技术介绍
随着数字电子技术的不断发展，各类人工智能(ArtificialIntelligence，AI)芯片成为了当前科技产业和社会关注的热点。乘法器电路作为AI芯片的主要电路之一，其性能尤为重要。目前，乘法器是对乘数中的每三位数值作为一个编码，并根据被乘数得到部分积，并用华莱士树对所有部分积进行压缩处理得到乘法运算结果。但是，传统技术中，编码中非零位数值的数目较多，产生的对应部分积的数目较多，导致乘法器实现乘法运算的复杂性较高。
技术实现思路
基于此，有必要针对上述技术问题，提供一种能够减少乘法运算过程中获取的有效部分积数目，以降低乘法器乘法运算复杂性的乘法器。本申请实施例提供一种乘法器，所述乘法器包括：改进正则有符号数编码电路、改进华莱士树组电路以及累加电路，所述改进正则有符号数编码电路的输出端与所述改进华莱士树组电路的输入端连接，所述改进华莱士树组电路的输出端与所述累加电路的输入端连接，所述改进华莱士树组电路包括低位改进华莱士树子...
【技术保护点】
1.一种乘法器，其特征在于，所述乘法器包括：改进正则有符号数编码电路、改进华莱士树组电路以及累加电路，所述改进正则有符号数编码电路的输出端与所述改进华莱士树组电路的输入端连接，所述改进华莱士树组电路的输出端与所述累加电路的输入端连接，所述改进华莱士树组电路包括低位改进华莱士树子电路、选择器以及高位改进华莱士树子电路，所述低位改进华莱士树子电路和所述高位改进华莱士树子电路均包括所述4-2压缩器以及模式选择单元，所述4-2压缩器包括选择电路以及全加器；/n其中，所述改进正则有符号数编码电路用于对接收到的数据进行正则有符号数编码处理，得到符号位扩展后的部分积，并根据所述符号位扩展...
【技术特征摘要】 【专利技术属性】
1.一种乘法器，其特征在于，所述乘法器包括：改进正则有符号数编码电路、改进华莱士树组电路以及累加电路，所述改进正则有符号数编码电路的输出端与所述改进华莱士树组电路的输入端连接，所述改进华莱士树组电路的输出端与所述累加电路的输入端连接，所述改进华莱士树组电路包括低位改进华莱士树子电路、选择器以及高位改进华莱士树子电路，所述低位改进华莱士树子电路和所述高位改进华莱士树子电路均包括所述4-2压缩器以及模式选择单元，所述4-2压缩器包括选择电路以及全加器；
其中，所述改进正则有符号数编码电路用于对接收到的数据进行正则有符号数编码处理，得到符号位扩展后的部分积，并根据所述符号位扩展后的部分积得到目标编码的部分积，所述低位改进华莱士树子电路用于对所有目标编码的部分积中的每一列数值进行累加处理，所述选择器用于选通所述高位改进华莱士树子电路接收的进位输入信号，所述高位改进华莱士树子电路用于对所有目标编码的部分积中的每一列数值进行累加处理。
2.根据权利要求1所述的乘法器，其特征在于，所述改进正则有符号数编码电路中包括第一输入端，用于接收功能选择模式信号；所述改进华莱士树组电路中包括第二输入端，用于接收所述功能选择模式信号；所述功能选择模式信号用于确定所述乘法器可处理的数据位宽。
3.根据权利要求1或2所述的乘法器，其特征在于，所述改进正则有符号数编码电路包括：改进正则有符号数编码单元、低位部分积获取单元、低位选择器组单元、高位部分积获取单元以及高位选择器组单元，所述改进正则有符号数编码单元的第一输出端与所述低位部分积获取单元的第一输入端连接，所述低位选择器组单元的输出端与所述低位部分积获取单元的第二输入端连接，所述改进正则有符号数编码单元的第二输出端与所述高位部分积获取单元的第一输入端连接，所述高位选择器组单元的输出端与所述高位部分积获取单元的第二输入端连接；
其中，所述改进正则有符号数编码单元用于对接收到的第一数据进行正则有符号数编码处理，以及根据接收到的所述功能选择模式信号，确定所述乘法器可处理数据的位宽，并根据所述乘法器可处理数据的位宽得到目标编码，所述低位部分积获取单元用于根据接收到的所述目标编码中的低位目标编码以及第二数据，得到符号位扩展后的低位部分积，并根据所述符号位扩展后的低位部分积得到目标编码的低位部分积，所述低位选择器组单元用于选通所述符号位扩展后的低位部分积中的数值，所述高位部分积获取单元用于根据接收到的所述目标编码中的高位目标编码以及所述第二数据，得到符号位扩展后的高位部分积，并根据所述符号位扩展后的高位部分积得到目标编码的高位部分积，所述高位选择器组单元用于选通所述符号位扩展后的高位部分积中的数值。
技术研发人员：不公告发明人，
申请(专利权)人：上海寒武纪信息科技有限公司，
类型：新型
国别省市：上海;31
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