用于提高SoC设计中测试覆盖率的方法及测试电路技术

本申请涉及一种用于提高SoC设计中测试覆盖率的方法及测试电路，其中该测试电路包括：模拟模块；多个漏型逻辑模块，多个漏型逻辑模块的输出端与模拟模块的输入端电连接；异或模块，异或模块分别与多个漏型逻辑模块的输出端电连接；DFF电路，DFF电路的输入端与异或模块的输出端电连接；多个MUX电路，多个MUX电路的B端分别与DFF电路的输出端电连接，多个MUX电路的A端分别与模拟模块的输出端电连接；多个源型逻辑模块，多个源型逻辑模块分别与多个MUX电路的输出端电连接。本发明专利技术实现了提高测试覆盖率、提高测试效率，并达到了降低芯片量产的成本，提高产品的市场竞争力的目的。

Method and test circuit for improving test coverage in SoC Design

【技术实现步骤摘要】
用于提高SoC设计中测试覆盖率的方法及测试电路
本专利技术涉及集成电路设计
，特别是涉及一种用于提高SoC设计中测试覆盖率的方法及测试电路。
技术介绍
目前，在SoCDFT设计时，模拟电路模块通常会被当做黑盒子来处理，具体地，相关数字控制逻辑“sink”信号到了模拟模块的输入；或是模拟模块的输出信号给到后续数字逻辑，这些信号是从模拟模块来的“source”信号。在传统技术中，这种现象产生测试覆盖率下降的两种问题：一种是sink信号的相关控制逻辑变化不能传导到输出pad而导致的测试覆盖率下降；另一种是输出到后续逻辑的source信号不定态“x”而导致的后续逻辑不可测试的逻辑量变多，导致测试覆盖率下降；如果在设定测试覆盖率目标的情况下，会导致测试向量变多，测试时长加大，提高芯片成本。
技术实现思路
基于此，有必要针对上述技术问题，提供一种用于提高SoC设计中测试覆盖率的方法及测试电路。一种用于提高SoC设计中测试覆盖率的测试电路，所述测试电路包括：模拟模块，所述模拟模块包括多个输入端和多个输出端；多个漏型逻辑模块，所述多个漏型逻辑模块的输出端与所述模拟模块的输入端电连接；异或模块，所述异或模块分别与所述多个漏型逻辑模块的输出端电连接用于对所述多个漏型逻辑模块的输出信号做异或处理；DFF电路，所述DFF电路的输入端与所述异或模块的输出端电连接用于把潜在的长时序路径打断；多个MUX电路，所述多个MUX电路的B端分别与所述DFF电路的输出端电连接，所述多个MUX电路的A端分别与所述模拟模块的输出端电连接；多个源型逻辑模块，所述多个源型逻辑模块分别与所述多个MUX电路的输出端电连接。在其中一个实施例中，所述多个MUX电路的S端分别输入SCEN信号，其中，所述SCEN信号只有在SCAN模式下为高电平，在其他模式下为低电平。在其中一个实施例中，所述多个漏型逻辑模块包括第一漏型逻辑模块、第二漏型逻辑模块、第三漏型逻辑模块及第四漏型逻辑模块，并分别与所述模拟模块的in1、in2、in3及in4输入端电连接。在其中一个实施例中，所述异或模块包括第一异或门、第二异或门以及第三异或门，所述第一异或门分别与所述第一漏型逻辑模块和第二漏型逻辑模块输出端电连接；所述第二异或门分别与所述第三漏型逻辑模块和第四漏型逻辑模块输出端电连接，所述第三异或门分别与所述第二异或门和第二异或门的输出端电连接。在其中一个实施例中，所述第一异或门用于将第一漏型逻辑模块和第二漏型逻辑模块输出的信号做异或处理，所述第二异或门第三漏型逻辑模块和第四漏型逻辑模块输出的信号做异或处理。在其中一个实施例中，所述第三异或门的输出端与所述DFF电路的输入端电连接。在其中一个实施例中，所述多个MUX电路包括第一MUX电路和第二MUX电路，其中，所述第一MUX电路和第二MUX电路的A端分别与所述模拟模块的out1和out2输出端电连接。在其中一个实施例中，所述第一MUX电路和第二MUX电路的B端分别与所述DFF电路的输出端电连接。一种用于提高SoC设计中测试覆盖率的方法，所述方法应用于任一项上述的用于提高SoC设计中测试覆盖率的测试电路中，所述方法包括：在生成DFT网表的过程中添加相关冗余逻辑；当所述相关冗余逻辑添加之后进行测试向量的生成；判断测试覆盖率是否达标；若所述测试覆盖率达标则进行仿真验证，若所述测试覆盖率未达标则重新执行生成DFT网表的步骤。在其中一个实施例中，所述在生成DFT网表的过程中添加相关冗余逻辑的步骤还包括：把漏型逻辑模块的输出信号做异或处理后，通过DFF电路把潜在的长时序路径打断；通过MUX电路把模拟模块输出信号旁路掉；通过MUX电路的B端接收来自DFF的输出信号。上述用于提高SoC设计中测试覆盖率的方法及测试电路，通过硬件电路实现了通过添加少量的测试逻辑以实现提高测试覆盖率。在后续的测试向量生成过程中，通过对比可以发现：相关冗余逻辑添加后，测试覆盖率比之前有了较大提高，达到相同的覆盖率目标需要的测试向量有所降低。本专利技术实现了提高测试覆盖率、提高测试效率，并达到了降低芯片量产的成本，提高产品的市场竞争力的目的。附图说明图1为传统技术中模拟模块控制逻辑的电路图；图2为一个实施例中用于提高SoC设计中测试覆盖率的测试电路的电路图；图3为一个实施例中用于提高SoC设计中测试覆盖率的方法的流程示意图；图4为另一个实施例中用于提高SoC设计中测试覆盖率的方法的流程示意图。具体实施方式为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。在SoCDFT设计时，模拟电路模块会当做黑盒子来处理：相关数字控制逻辑“sink”到了模拟模块的输入；或是模拟模块的输出信号给到后续数字逻辑，这些信号是从模拟模块来的“source”信号。这种现象产生测试覆盖率下降的两种问题：一种是sink信号的相关控制逻辑变化不能传导到输出pad而导致的测试覆盖率下降；另一种是输出到后续逻辑的source信号不定态“x”而导致的后续逻辑不可测试的逻辑量变多，导致测试覆盖率下降；如果在设定测试覆盖率目标的情况下，会导致测试向量变多，测试时长加大，提高芯片成本。在现有技术中，通常保持原有的功能连接不作处理，忽略这些逻辑对测试向量的负面影响。原电路结构如图1所示：这种对电路不作任何处理的方式会造成SinkLogic1～4的变化不能传到芯片管脚处，造成测试覆盖率的降低；Source1～2的输入端来源于模拟模块的输出信号，此时黑盒子认为这些输出是“x”态，产生向量时工具要努力在后续逻辑中把这些“x”态过滤掉，从而测试向量数目会增多。基于上述现有技术中的缺点，本专利技术提供一种SoCDFT的设计方法：通过添加相关冗余逻辑，从而提高测试覆盖率和优化电路时序的一种方法。在考虑过程中，把模拟模块相关的sink信号和source信号同时考虑，减少添加的逻辑量。在一个实施例中，提供了一种用于提高SoC设计中测试覆盖率的测试电路，该测试电路包括：模拟模块，模拟模块包括多个输入端和多个输出端；多个漏型逻辑模块，多个漏型逻辑模块的输出端与模拟模块的输入端电连接；异或模块，异或模块分别与多个漏型逻辑模块的输出端电连接用于对多个漏型逻辑模块的输出信号做异或处理；DFF电路，DFF电路的输入端与异或模块的输出端电连接用于把潜在的长时序路径打断；多个MUX电路，多个MUX电路的B端分别与DFF电路的输出端电连接，多个MUX电路的A端分别与模拟模块的输出端电连接；多个源型逻辑模块，多个源型逻辑模块分别与多个MUX电路的输出端电连接。结合图2所示的用于提高SoC设计中测试覆盖率的测试电路本文档来自技高网...

【技术保护点】
1.一种用于提高SoC设计中测试覆盖率的测试电路，其特征在于，所述测试电路包括：/n模拟模块，所述模拟模块包括多个输入端和多个输出端；/n多个漏型逻辑模块，所述多个漏型逻辑模块的输出端与所述模拟模块的输入端电连接；/n异或模块，所述异或模块分别与所述多个漏型逻辑模块的输出端电连接用于对所述多个漏型逻辑模块的输出信号做异或处理；/nDFF电路，所述DFF电路的输入端与所述异或模块的输出端电连接用于把潜在的长时序路径打断；/n多个MUX电路，所述多个MUX电路的B端分别与所述DFF电路的输出端电连接，所述多个MUX电路的A端分别与所述模拟模块的输出端电连接；/n多个源型逻辑模块，所述多个源型逻辑模块分别与所述多个MUX电路的输出端电连接。/n

【技术特征摘要】
1.一种用于提高SoC设计中测试覆盖率的测试电路，其特征在于，所述测试电路包括：
模拟模块，所述模拟模块包括多个输入端和多个输出端；
多个漏型逻辑模块，所述多个漏型逻辑模块的输出端与所述模拟模块的输入端电连接；
异或模块，所述异或模块分别与所述多个漏型逻辑模块的输出端电连接用于对所述多个漏型逻辑模块的输出信号做异或处理；
DFF电路，所述DFF电路的输入端与所述异或模块的输出端电连接用于把潜在的长时序路径打断；
多个MUX电路，所述多个MUX电路的B端分别与所述DFF电路的输出端电连接，所述多个MUX电路的A端分别与所述模拟模块的输出端电连接；
多个源型逻辑模块，所述多个源型逻辑模块分别与所述多个MUX电路的输出端电连接。


2.根据权利要求1所述的用于提高SoC设计中测试覆盖率的测试电路，其特征在于，所述多个MUX电路的S端分别输入SCEN信号，其中，所述SCEN信号只有在SCAN模式下为高电平，在其他模式下为低电平。


3.根据权利要求2所述的用于提高SoC设计中测试覆盖率的测试电路，其特征在于，所述多个漏型逻辑模块包括第一漏型逻辑模块、第二漏型逻辑模块、第三漏型逻辑模块及第四漏型逻辑模块，并分别与所述模拟模块的in1、in2、in3及in4输入端电连接。


4.根据权利要求3所述的用于提高SoC设计中测试覆盖率的测试电路，其特征在于，所述异或模块包括第一异或门、第二异或门以及第三异或门，所述第一异或门分别与所述第一漏型逻辑模块和第二漏型逻辑模块输出端电连接；所述第二异或门分别与所述第三漏型逻辑模块和第四漏型逻辑模块输出端电连接，所述第三异或门分别与所述第二异或门和第二异或门的输出端电连接。


5.根据权利要求...

【专利技术属性】
技术研发人员：王宏伟，张鹏，段霆，李湘锦，
申请(专利权)人：深圳忆联信息系统有限公司，
类型：发明
国别省市：广东;44