乘法器、装置、芯片及电子设备制造方法及图纸

本申请提供一种乘法器、芯片及电子设备，所述乘法器包括：正则有符号数编码电路和修正累加电路，其中，所述正则有符号数编码电路的输出端与所述修正累加电路的输入端连接，该乘法器通过正则有符号数编码电路对接收到的数据进行正则有符号数编码处理处理，得到原始部分积，并对原始部分积的高两位数值进行加法运算处理及判断处理，以实现消除符号位扩展处理，得到消除符号位扩展后的部分积，最后通过修正累加电路对消除符号位扩展后的部分积进行累加修正处理，得到目标运算结果，该乘法器能够通过正则有符号数编码电路对接收到的数据进行正则有符号数编码，得到的有效部分积的数目较少，从而降低了乘法器实现乘法运算的复杂性。

【技术实现步骤摘要】
乘法器、装置、芯片及电子设备
本申请涉及计算机
，特别是涉及一种乘法器、装置、芯片及电子设备。
技术介绍
随着数字电子技术的不断发展，各类人工智能(ArtificialIntelligence，AI)芯片的快速发展对于高性能数字乘法器的要求也越来越高。神经网络算法作为智能芯片广泛应用的算法之一，通过乘法器进行乘法运算在神经网络算法中是一种常见的操作。目前，乘法器是对乘数中的每三位数值作为一个编码，并根据被乘数得到部分积，并用华莱士树对所有部分积进行压缩处理得到乘法运算中的目标运算结果。但是，传统技术中，编码中非零位数值的数目较多，产生的对应部分积的数目较多，导致乘法器实现乘法运算的复杂性较高。
技术实现思路
基于此，有必要针对上述技术问题，提供一种能够减少乘法运算过程中获取的有效部分积的数目，以降低乘法器乘法运算复杂性的乘法器、芯片及电子设备。本申请实施例提供一种乘法器，所述乘法器包括：正则有符号数编码电路和修正累加电路，其中，所述正则有符号数编码电路的输出端与所述修正累加电路的输入端连接，其中，所述正则有本文档来自技高网...

【技术保护点】
1.一种乘法器，其特征在于，所述乘法器包括：正则有符号数编码电路和修正累加电路，其中，所述正则有符号数编码电路的输出端与所述修正累加电路的输入端连接，其中，所述正则有符号数编码电路包括：正则有符号数编码处理单元和部分积获取单元，所述正则有符号数编码处理单元的输出端与所述部分积获取单元的输入端连接，所述修正累加电路包括全加器；/n所述正则有符号数编码处理单元用于对接收到的第一数据进行正则有符号数编码处理得到目标编码，所述部分积获取单元用于根据目标编码得到原始部分积，并根据原始部分积进行算术运算处理及判断处理得到消除符号位扩展后的部分积，所述全加器用于对接收到的所述消除符号位扩展后的部分积进行累加...

【技术特征摘要】
1.一种乘法器，其特征在于，所述乘法器包括：正则有符号数编码电路和修正累加电路，其中，所述正则有符号数编码电路的输出端与所述修正累加电路的输入端连接，其中，所述正则有符号数编码电路包括：正则有符号数编码处理单元和部分积获取单元，所述正则有符号数编码处理单元的输出端与所述部分积获取单元的输入端连接，所述修正累加电路包括全加器；
所述正则有符号数编码处理单元用于对接收到的第一数据进行正则有符号数编码处理得到目标编码，所述部分积获取单元用于根据目标编码得到原始部分积，并根据原始部分积进行算术运算处理及判断处理得到消除符号位扩展后的部分积，所述全加器用于对接收到的所述消除符号位扩展后的部分积进行累加修正处理。


2.根据权利要求1所述的乘法器，其特征在于，所述正则有符号数编码处理单元包括：数据输入端口和目标编码输出端口；所述数据输入端口用于接收进行正则有符号数编码处理的所述第一数据，所述目标编码输出端口用于输出对接收到的所述第一数据进行正则有符号数编码处理后得到的目标编码。


3.根据权利要求1或2所述的乘法器，其特征在于，所述部分积获取单元具体用于根据目标编码得到原始部分积，并根据原始部分积的最高位数值进行二进制加法运算处理，得到所述消除符号位扩展后的部分积。


4.根据权利要求1所述的乘法器，其特征在于，所述部分积获取单元包括：第一全加器。


5.根据权利要求1所述的乘法器，其特征在于，所述部分积获取单元包括：目标编码输入端口、数据输入端口以及部分积输出端口；所述目标编码输入端口用于接收所述目标编码，数据输入...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：上海寒武纪信息科技有限公司，
类型：新型
国别省市：上海;31