本发明专利技术涉及一种基于流水线的DMA数据传输处理方法，步骤为：S1将PC机与FPGA芯片内部分别设置多个缓存区域；S2将待处理数据分解为顺序执行的多个子任务，存储到PC机的多个缓存区域；S3将第一内存中数据传送到第一FIFO缓冲；S4当第一内存中数据传输完毕后，将第二内存中数据传输到第二FIFO缓冲，同时FPGA芯片对第一FIFO中缓存数据处理；S5当第一FIFO中数据处理完毕，且第二内存中数据传输完毕后，将第一FIFO处理完毕后数据传送回第一内存，第二FIFO中数据同时处理；S6当第二FIFO中数据处理完毕，且第一FIFO中数据传输完毕后，将第二FIFO处理完毕后数据传送回PC第二内存，完成一个处理循环；S7再次启动DMA流水线1，依次类推，直至处理全部数据。本方法提高了数据传输效率和处理效率。
【技术实现步骤摘要】
一种基于流水线的DMA数据传输处理方法
本专利技术属于PCIE总线数据传输
，涉及一种基于流水线的DMA数据传输处理方法。
技术介绍
数据流水线处理是指将待处理的任务分解为相互有关而又相对独立的、可以顺序执行的子任务。整个处理过程被划分为一组串行连接的子过程，以完成相应的子任务。使用流水处理部件，采用流水线技术，是实现时间并行的一种非常有效的方法。流水化结构就意味着将数字处理算法分割成时间上前后相连的多个处理片段，并且在段与段之间加信号寄存器来缓冲，这些段和段之间的缓冲就构成了流水线，可提高计算速度，提升数据的加解密速度。现有PCIE总线数据传输中传统的“发送请求-接收完成-发送请求”传输模式为一个子任务处理完成后，再进行顺序衔接的另一子任务的处理，直至待处理任务的全部子任务处理完成。该种传输模式存在效率低下，总线带宽利用率低的不足，影响了数据的流水处理速度。经现有技术检索，未检索到与本专利相近技术方案。
技术实现思路
本专利技术的目的在于克服现有技术的不足之处，提供一种提高数据传输效率和处理效率的基于流水线的DMA数据传输处理方法。本专利技术的上述目的通过如下技术方案来实现：一种基于流水线的DMA数据传输处理方法，其特征在于；包括PC机和FPGA芯片，PC机和FPGA芯片通过PCIE总线连接，FPGA芯片用于实现数据加解密运算，数据传输处理包括如下步骤：S1将PC机与FPGA芯片内部分别设置多个缓存区域，PC机内的多个缓存区域与FPGA芯片内的多个缓存区域一一对应，PC机内设置的缓冲区域用第一内存、第二内存……第n内存n表示，FPGA芯片中设置的缓冲区域用第一FIFO、第二FIFO……第nFIFO表示；S2将待处理的数据分解为可顺序执行的多个子任务，将每个子任务对应的数据按顺序一一存储到PC机的多个缓存区域内；S3首先启动DMA流水线1：将PC机第一内存中的数据传送到FPGA芯片中的第一FIFO缓冲；S4当PC机第一内存中的数据传输完毕后，启动DMA流水线2，将PC机第二内存中的数据传输到FPGA芯片中的第二FIFO缓冲，同时FPGA芯片对第一FIFO中缓存的数据进行处理；S5当第一FIFO中数据处理完毕，同时第二内存中数据传输完毕后，启动DMA流水线3，将FPGA芯片中第一FIFO处理完毕后数据传送回PC机第一内存，FPGA芯片内第二FIFO中数据同时进行处理；S6当第二FIFO中数据处理完毕，同时第一FIFO中数据传输完毕后，启动DMA流水线4，将FPGA芯片中第二FIFO处理完毕后数据传送回PC第二内存，完成一个处理循环；S7再次启动DMA流水线1,按照S3-S6的处理过程对第三内内存和第四内存的中的数据进行顺序传送和处理，依次类推，直至PC机内设置的全部缓存区域内的数据处理完毕。本专利技术具有的优点和积极效果：本专利技术对数据的传输和处理采用四步流水线处理循环来实现，在一部分数据在PC机的缓冲区域和FPGA芯片的缓存区域传送的过程中，同时FPGA芯片对已暂存到其缓冲区内的数据进行处理，从而避免了FPGA中处理数据的同时，对PCIE总线的空闲，实现了数据的连续传送和连续处理，从而提高了数据的传输效率和数据的加解密处理效率。附图说明图1是本专利技术一个处理循环的流程图。具体实施方式下面结合附图并通过具体实施例对本专利技术作进一步详述，以下实施例只是描述性的，不是限定性的，不能以此限定本专利技术的保护范围。一种基于流水线的DMA数据传输处理方法，请参见图1，其专利技术点为：包括PC机和FPGA芯片，PC机和FPGA芯片通过PCIE总线连接，具体的，FPGA芯片作为单独模块与PC机接口插连。FPGA芯片用于实现数据加解密运算，数据传输处理包括如下步骤：S1将PC机与FPGA芯片内部分别设置多个缓存区域，PC机内的多个缓存区域与FPGA芯片内的多个缓存区域一一对应，PC机内设置的缓冲区域用第一内存、第二内存……内存n表示，FPGA芯片中设置的缓冲区域用第一FIFO、第二FIFO……FIFOn表示；S2将待处理的数据分解为可顺序执行的多个子任务，将每个子任务对应的数据按顺序一一存储到PC机的多个缓存区域内；S3首先启动DMA流水线1：将PC机第一内存中的数据传送到FPGA芯片中的第一FIFO缓冲；S4当PC机第一内存中的数据传输完毕后，启动DMA流水线2，将PC机第二内存中的数据传输到FPGA芯片中的第二FIFO缓冲，同时FPGA芯片对第一FIFO中缓存的数据进行处理；S5当第一FIFO中数据处理完毕，同时第二内存中数据传输完毕后，启动DMA流水线3，将FPGA芯片中第一FIFO处理完毕后数据传送回PC机第一内存，FPGA芯片内第二FIFO中数据同时进行处理；S6当第二FIFO中数据处理完毕，同时第一FIFO中数据传输完毕后，启动DMA流水线4，将FPGA芯片中第二FIFO处理完毕后数据传送回PC第二内存，完成一个处理循环；S7再次启动DMA流水线1,按照S3-S6的处理过程对第三内内存和第四内存的中的数据进行顺序传送和处理，依次类推，直至PC机内设置的全部缓存区域内的数据处理完毕。采用本基于流水线的DMA数据传输处理方法，PC机与FPGA芯片内对应缓存区域的设置，需要根据实际的数据处理量来进行设定，在数据处理量不大，数据处理时间不长的情况下，PC机与FPGA芯片内可设置两个对应缓存区域。而数据处理量大，数据处理需要较长时间时，可以设置较多的缓存空间进行更多级流水操作。尽管为说明目的公开了本专利技术的实施例和附图，但是本领域的技术人员可以理解：在不脱离本专利技术及所附权利要求的精神和范围内，各种替换、变化和修改都是可能的，因此，本专利技术的范围不局限于实施例和附图所公开的内容。本文档来自技高网...
【技术保护点】
1.一种基于流水线的DMA数据传输处理方法，其特征在于；包括PC机和FPGA芯片，PC机和FPGA芯片通过PCIE总线连接，FPGA芯片用于实现数据加解密运算，数据传输处理包括如下步骤：/nS1将PC机与FPGA芯片内部分别设置多个缓存区域，PC机内的多个缓存区域与FPGA芯片内的多个缓存区域一一对应，PC机内设置的缓冲区域用第一内存、第二内存……第n内存n表示，FPGA芯片中设置的缓冲区域用第一FIFO、第二FIFO……第nFIFO表示；/nS2将待处理的数据分解为可顺序执行的多个子任务，将每个子任务对应的数据按顺序一一存储到PC机的多个缓存区域内；/nS3首先启动DMA流水线1：将PC机第一内存中的数据传送到FPGA芯片中的第一FIFO缓冲；/nS4当PC机第一内存中的数据传输完毕后，启动DMA流水线2，将PC机第二内存中的数据传输到FPGA芯片中的第二FIFO缓冲，同时FPGA芯片对第一FIFO中缓存的数据进行处理；/nS5当第一FIFO中数据处理完毕，同时第二内存中数据传输完毕后，启动DMA流水线3，将FPGA芯片中第一FIFO处理完毕后数据传送回PC机第一内存，FPGA芯片内第二FIFO中数据同时进行处理；/nS6当第二FIFO中数据处理完毕，同时第一FIFO中数据传输完毕后，启动DMA流水线4，将FPGA芯片中第二FIFO处理完毕后数据传送回PC第二内存，完成一个处理循环；/nS7再次启动DMA流水线1,按照S3-S6的处理过程对第三内内存和第四内存的中的数据进行顺序传送和处理，依次类推，直至PC机内设置的全部缓存区域内的数据处理完毕。/n...
【技术特征摘要】
1.一种基于流水线的DMA数据传输处理方法，其特征在于；包括PC机和FPGA芯片，PC机和FPGA芯片通过PCIE总线连接，FPGA芯片用于实现数据加解密运算，数据传输处理包括如下步骤：
S1将PC机与FPGA芯片内部分别设置多个缓存区域，PC机内的多个缓存区域与FPGA芯片内的多个缓存区域一一对应，PC机内设置的缓冲区域用第一内存、第二内存……第n内存n表示，FPGA芯片中设置的缓冲区域用第一FIFO、第二FIFO……第nFIFO表示；
S2将待处理的数据分解为可顺序执行的多个子任务，将每个子任务对应的数据按顺序一一存储到PC机的多个缓存区域内；
S3首先启动DMA流水线1：将PC机第一内存中的数据传送到FPGA芯片中的第一FIFO缓冲；
S4当PC机第一内存中的...
【专利技术属性】
技术研发人员：高金超，赵连云，韩华锦，
申请(专利权)人：中国船舶重工集团公司第七零七研究所，
类型：发明
国别省市：天津;12
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