响应于意外断电而管理原子写入组到持久存储器的刷新制造技术

本公开涉及响应于意外断电而管理原子写入组到持久存储器的刷新。高速缓存中的一组高速缓存行可以被标识为这样的高速缓存行：直到针对该组高速缓存行的所有高速缓存行写入已经完成，才被刷新到持久存储器。

【技术实现步骤摘要】
响应于意外断电而管理原子写入组到持久存储器的刷新
本公开涉及持久存储器，并且特别地涉及管理原子写入组到持久存储器的刷新。
技术介绍
数据库是有组织的数据集合。关系数据库是表、查询以及其他元素的集合。数据库管理系统(DBMS)是计算机软件应用，该数据库管理系统与其他计算机软件应用以及数据库交互以捕获并分析数据。计算机系统可以包括中央处理单元(CPU)，该中央处理单元典型地包括多个级别的高速缓冲存储器。高速缓存是易失性存储器，例如，静态随机存取存储器(SRAM)，该静态随机存取存储器对存储在主存储器中的数据的副本进行存储。主存储器典型地包括易失性存储器，例如，动态随机存取存储器(DRAM)。易失性存储器是这样的存储器：如果到设备的电力被中断，则该存储器的状态(以及因此存储在存储器中的数据)是不确定的。非易失性存储器(NVM)设备是这样的存储器：即使到设备的电力被中断，该存储器的状态也是确定的。与将数据存储在存储设备(例如，硬盘驱动器(HDD)或固态驱动器(SSD))上的传统数据库系统相比，存储器内数据库(IMDB)系统是将数据存储在主存储器中的数据库管理系统。主存储器可以是非易失性存储器。IMDB提供非常高的查询/秒来支持基于实时分析的快速决策。如果到系统的电力意外地中断，则存储在易失性存储器中(例如，在CPU中的高速缓存中)的、处于将要写入非易失性存储器中的存储器内数据库的过程中的数据可能丢失。附图说明当进行以下详细描述并且在参考附图时，要求保护的主题的实施例的特征将变得显而易见，在附图中，相同的附图标记描述相同的部分，并且其中：图1是计算机系统的实施例的框图，该计算机系统包括处理器核心以将写入组一起从处理器高速缓存提交到持久存储器；图2示出了指令(例如，MOV指令)通过在图1中所示的系统中的存储器层次结构将数据存储到持久存储器采用的数据路径；图3是示出图2中所示的L1数据高速缓存132b中的高速缓存条目的框图；以及图4是由图2中所示的核心中的任一核心执行以将高速缓存中的写入组提交到持久存储器的方法的流程图。虽然将参考要求保护的主题的说明性实施例来进行以下详细描述，但是说明性实施例的许多替换、修改和变型将对本领域技术人员是显而易见的。因此，旨在宽泛地看待要求保护的主题，并且仅仅如所附权利要求中阐述的来定义要求保护的主题。具体实施方式异步DRAM自刷新(ADR)是平台级别功能，其中电力供应用信号通知平台控制中心(PCH)电力故障即将发生。PCH将电力故障通知传播到CPU。CPU内的内部单元最终用信号通知内部存储器控制器，使得内部存储器控制器将存储器子系统中的写入未决队列刷新到非易失性存储器。非易失性存储器可以是持久存储器，该持久存储器是就地写入字节可寻址非易失性存储器。具有ADR异步DRAM自刷新(ADR)或者增强型异步DRAM自刷新(eADR)的电力故障保护系统可能具有足够的备用电力，以便如果到系统的电力被中断，则将存储在易失性存储器中的所有数据(其可以包括存储器控制器队列、处理器高速缓存以及在I/O控制器中的缓冲器中的写入数据)写入计算机系统中的持久存储器。例如，CPU可以执行诸如高速缓存行写回(CLWB)、高速缓存行刷新(CLFLUSH)以及高速缓存行刷新最优(CLFLUSHOPT)之类的指令，以当到系统的电力被中断时刷新来自CPU中的易失性高速缓存的数据。CLWB指令将存储在高速缓存中的值写入持久存储器，并且还将值保留在高速缓存中以执行对高速缓存的下一次存取。CLFLUSHOPT指令刷新高速缓存行并且允许并发。然而，存在需要将写入组一起提交到持久存储器的场景，例如，“全部提交或无提交”。例如，如果应用正处于针对“优选联系人”更新存储在持久存储器中的存储器内数据库中的记录的过程中，“优选联系人”包括姓名、电话号码以及电子邮件的字段，则当“优选联系人”条目更新时，所有字段必须在持久存储器中一起更新。在当时发生电力故障的情况下仅一个字段(例如，姓名字段)更新导致存储在持久存储器中的“优选联系人”的记录中的电话号码以及电子邮件地址不匹配。在实施例中，高速缓存中的一组高速缓存行可以被标识为这样的高速缓存行：直到针对该组高速缓存行的所有高速缓存行写入已经完成，才被刷新到持久存储器。该组高速缓存行可以被称为原子写入组。写入组是原子的，使得如果所有的写入不能被成功执行，则组中的写入中的任一写入都不被执行。将参考下面讨论的细节来描述本专利技术的各种实施例和方面，并且附图将示出各种实施例。以下说明书和附图是对本专利技术的说明而不应被解释为限制本专利技术。描述了许多具体细节以提供对本专利技术的各种实施例的透彻理解。然而，在某些实例中，没有描述公知的或常规的细节以便于提供对本专利技术的实施例的简洁讨论。在说明书中对“一个实施例”或“实施例”的引用表示结合该实施例描述的特定特征、结构或特性可以包括在本专利技术的至少一个实施例中。在说明书各种位置出现的短语“在一个实施例中”不一定全都指代同一实施例。将参考下面讨论的细节来描述本专利技术的各种实施例和方面，并且附图将示出各种实施例。以下说明书和附图是对本专利技术的说明而不应被解释为限制本专利技术。描述了许多具体细节以提供对本专利技术的各种实施例的透彻理解。然而，在某些实例中，没有描述公知的或常规的细节以便于提供对本专利技术的实施例的简洁讨论。在说明书中对“一个实施例”或“实施例”的引用表示结合该实施例描述的特定特征、结构或特性可以包括在本专利技术的至少一个实施例中。在说明书各种位置出现的短语“在一个实施例中”不一定全都指代同一实施例。图1是计算机系统100的实施例的框图，该计算机系统100包括处理器核心以将写入组一起从处理器高速缓存提交到持久存储器。计算机系统100可以对应于计算设备，包括但不限于服务器、工作站计算机、台式计算机、膝上型计算机和/或平板计算机。计算机系统100包括片上系统(SOC或SoC)104，该片上系统将处理器、图形、存储器和输入/输出(I/O)控制逻辑组合到一个SoC封装中。SoC104包括至少一个中央处理单元(CPU)计算复合体108、存储器控制器114和图形处理器单元(GPU)110。在其他实施例中，存储器控制器114可以在SoC104外部。在图1中所示的实施例中，CPU计算复合体108包括两个处理器(也称为处理器核心(“核心”)102)，以及由CPU计算复合体108中的处理器核心102共享的2级(L2)高速缓存106。每个核心102包括1级(L1)高速缓存132。在其他实施例中，CPU计算复合体108可以具有两个以上的处理器核心102，并且每个处理器核心102可以具有2级高速缓存106。处理器核心102使用1级高速缓存132和2级高速缓存106来减少从计算机系统100中的外部存储器存取数据的时间。1级高速缓存132和2级高速缓存106将来自频繁使用的存储器位置的数据副本存储在易失性存储器126和持久存储器128中。1级高速缓存132可以包括用于存储数据本文档来自技高网...

【技术保护点】
1.一种处理器，包括：/n包括至少一个高速缓存行的高速缓存；以及/n耦合到所述高速缓存的核心，所述核心包括：/n执行单元，所述执行单元用于响应于执行第一指令而对锁定进行置位，所述锁定用于将一组高速缓存行标记为直到针对一组高速缓存行的所有高速缓存行写入已经完成才被刷新到持久存储器，所述持久存储器耦合到所述处理器。/n

【技术特征摘要】
20180619 US 16/012,5151.一种处理器，包括：
包括至少一个高速缓存行的高速缓存；以及
耦合到所述高速缓存的核心，所述核心包括：
执行单元，所述执行单元用于响应于执行第一指令而对锁定进行置位，所述锁定用于将一组高速缓存行标记为直到针对一组高速缓存行的所有高速缓存行写入已经完成才被刷新到持久存储器，所述持久存储器耦合到所述处理器。


2.根据权利要求1所述的处理器，其中所述第一指令用于标记组提交的开始。


3.根据权利要求2所述的处理器，其中当所述锁定被置位时，所述执行单元用于将要被写入持久存储器的数据存储到在所述一组高速缓存行中的高速缓存行，并且对所述高速缓存行中的位进行置位，以防止在电力故障的情况下所述高速缓存行到持久存储器的刷新。


4.根据权利要求3所述的处理器，其中所述执行单元用于在数据已经被存储在所述一组高速缓存行中的所有高速缓存行中之后，响应于执行第二指令而清零针对所述一组高速缓存行的所述锁定。


5.根据权利要求4所述的处理器，其中所述第二指令用于标记所述组提交的结束。


6.根据权利要求5所述的处理器，其中所述执行单元用于在所述锁定已经被清零之后，清零在所述一组高速缓存行中的每个高速缓存行中的所述位。


7.一种系统，包括：
持久存储器；以及
耦合到所述持久存储器的处理器，所述处理器包括：
包括至少一个高速缓存行的高速缓存；以及
耦合到所述高速缓存的核心，所述核心包括：
执行单元，所述执行单元响应于执行第一指令而对锁定进行置位，所述锁定用于将一组高速缓存行标记为直到针对所述一组高速缓存行的所有高速缓存行写入已经完成才被刷新到所述持久存储器。


8.根据权利要求7所述的系统，其中所述第一指令用于标记组提交的开始。


9.根据权利要求8所述的系统，其中...

【专利技术属性】
技术研发人员：K·库马尔，F·甘博纳特，T·维尔哈姆，M·A·施密瑟尔，B·格兰尼耶洛，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US