CMOS自校准光强监测集成电路制造技术

CMOS自校准光强监测集成电路，光强测量电路中，输出端与电流电压线性转换电路的输入端相连；电流电压线性转换电路的输入端接光强测量电路的输出端和自校准/监测控制开关阵列的第一输入端3a；自校准/监测控制开关阵列的第一输入端与电流电压线性转换电路的输出端相连，第二输入端SEL为自校准控制输入端，第一输出端、第二输出端分别与输出电压采样保持电路第一输入端、第二输入端相连；输出电压采样保持电路的第一输入端、第二输入端分别接自校准/监测控制开关阵列的第一输出端、第二输出端；比较放大电路(5)的第一输入端、第二输入端分别接输出电压采样保持电路第一输出端、第二输出端，输出端OUT2是本实用新型专利技术的输出端。

【技术实现步骤摘要】
CMOS自校准光强监测集成电路
本技术涉及的CMOS自校准光强监测集成电路。
技术介绍
光照强度测量和监控在LED智能照明控制、智能动植物养殖技术等应用方面成为流行趋势，通过光照测量和监控并通过进一步的反馈和控制，可以智能调节照明系统，控制动植物的生长周期，提高产量，节约时间成本等。掩埋双PN结光电二极管，由两个垂直堆叠的不同深度的二极管构成。光照下输出电流大小与入射光功率成线性关系，可以作为光探测器用于光照强度的测量。基于微电子技术的光照强度测量和监控集成电路，采用CMOS工艺，在大大缩小电路体积的同时，可提高微弱信号的检测精度，并将后续的自校准和监测控制电路与掩埋双PN结光电二极管光电传感单元单片集成。现有的光照强度监测是基于分立的光电传感单元和信号处理电路，将所需要的元器件安装在同一印刷线路板上，是属于板级集成。由于光电传感信号弱，板级间信号的衰减和干扰会降低测量的精度。
技术实现思路
本技术要克服现有技术的上述缺点，提供一种CMOS自校准光强监测集成电路。本技术的CMOS自校准光强监测集成电路，由光强测量电路1、电流电压线性转换电路2、自校准/监测控制开关阵列3、输出电压采样保持电路4、比较放大电路5，共5个电路模块组成。所述光强测量电路1中，输出端1b与电流电压线性转换电路2的输入端2a相连；光强测量电路1由浅PN结光电二极管D1、深PN结光电二极管D2组成；所述浅PN结光电二极管D1与所述深PN结光电二极管D2共阴极连接，并且作为该光强测量电路1的输出端1b，所述深PN结光电二极管D1与所述PN结光电二极管D2共阳极连接，并接地；所述电流电压线性转换电路2中，输入端2a接光强测量电路1的输出端1b，输出端2b接自校准/监测控制开关阵列3的第一输入端3a；电流电压线性转换电路2由NMOS管N1、N2、N3、N4和PMOS管P1、P2、P3、P4以及电容C1组成；所述PMOS管P1源极接电源VDD，栅极接所述PMOS管P2栅极，漏极接所述PMOS管P3源极，所述PMOS管P3栅极接所述PMOS管P4栅极，漏极与所述NMOS管N1漏极相连，并作为该电流电压线性转换电路2的输出端2b，所述NMOS管N1栅极接所述NMOS管N2栅极，源极接所述NMOS管N3漏极，所述NMOS管N3源极接地，栅极作为该电流电压线性转换电路2的输入端2a，所述PMOS管P2源极接电源VDD，栅漏短接，漏极接所述PMOS管P4源极，所述PMOS管P4栅漏短接，漏极接所述NMOS管N2漏极，所述NMOS管N2栅漏短接，源极接所述NMOS管N4漏极，所述NMOS管N4栅漏短接，源极接地，所述电容C1一端接该电流电压线性转换电路2的输出端2b，所述电容C1另一端接该电流电压线性转换电路2的输入端2a；所述自校准/监测控制开关阵列3中，第一输入端3a与电流电压线性转换电路2的输出端2b相连，第二输入端SEL为自校准控制输入端，第一输出端31b、第二输出端32b分别与输出电压采样保持电路4第一输入端41a、第二输入端42a相连；自校准/监测控制开关阵列3由PMOS管P5、P6、P7、P8和NMOS管N5、N6、N7、N8组成；所述PMOS管P5源极接电源VDD，栅极与所述NMOS管N5栅极、所述NMOS管N6栅极、所述PMOS管P7栅极、所述PMOS管P8栅极相连并作为第二输入端SEL，所述PMOS管P5的漏极与所述NMOS管N5的漏极相连并和所述PMOS管P6的栅极、所述NMOS管N7的栅极、所述NMOS管N8的栅极相连，所述NMOS管N5的源极接地，所述PMOS管P6的源极与所述NMOS管N6的漏极、所述PMOS管P7的源极、所述NMOS管N7的漏极相连并作为第一输入端3a，所述PMOS管P6的漏极与所述NMOS管N6的源极、所述PMOS管P7的漏极、所述NMOS管N7的源极相连，所述NMOS管N8的漏极与所述PMOS管P8的源极相连并作为第一输出端31b，所述NMOS管N8的源极与所述PMOS管P8的漏极相连并作为第二输出端32b；所述输出电压采样保持电路4中，第一输入端41a、第二输入端42a分别接自校准/监测控制开关阵列3的第一输出端31b、第二输出端32b，第一输出端为OUT1，第二输出端为4b；输出电压采样保持电路4由电容C2和C3组成；所述电容C2一端接第一输出端OUT1，另一端接地，所述电容C3一端接输出4b，另一端接地；所述比较放大电路5中，第一输入端51a、第二输入端52a分别接输出电压采样保持电路4第一输出端OUT1、第二输出端4b，输出端OUT2为该比较放大电路5的输出端，同时也是本技术的输出端；比较放大电路5由NMOS管N9、N10、N11、N12、N13、N14、N15和PMOS管P9、P10、P11、P12、P13、P14、P15组成；所述PMOS管P11源极接电源VDD，栅极接所述PMOS管P14栅极，所述PMOS管P9源极接所述PMOS管P10源极且连接至所述PMOS管P11漏极，所述PMOS管P9栅极接所述NMOS管N9栅极，所述PMOS管P10栅极接所述NMOS管N10栅极，所述NMOS管N9栅极作为该比较放大电路5的第一输入端51a，源极接所述NMOS管N10源极且连接至所述NMOS管N11漏极，所述NMOS管N10栅极作为该比较放大电路5的第二输入端52a，所述NMOS管N11源极接地，栅极接所述NMOS管N14栅极，所述PMOS管P14源极接电源VDD，栅漏短接，栅极接所述PMOS管P15栅极，漏极接所述PMOS管P12源极，并引出端口接所述NMOS管N9漏极，所述PMOS管P12栅极接所述PMOS管P13栅极，栅漏短接，漏极接所述NMOS管N12漏极，所述NMOS管N12栅漏短接，栅极接所述NMOS管N13栅极，源极接所述NMOS管N15漏极，并引出端口接所述PMOS管P10漏极，所述NMOS管N14栅漏短接，栅极接所述NMOS管N15栅极，源极接地，所述PMOS管P15源极接电源VDD，漏极接所述PMOS管P13源极，并引出端口接所述NMOS管N10漏极，所述PMOS管P13漏极接所述NMOS管N13漏极，并引出端口作为整个电路的输出端OUT2，所述NMOS管N13源极接所述NMOS管N15漏极，并引出端口接所述PMOS管P10漏极，所述NMOS管N15源极接地。本技术可实现对光照强度的测量和光强变化的监控，并能根据不同光照强度要求实现自校准，满足不同光照强度环境的监测需求。本技术采用CMOS工艺将光强测量单元和后续信号处理电路单片集成，实现自校准光强测量和监控电路的智能化和微型化；本技术的优点是：本技术提出的CMOS自校准光强测量和监测集成电路，与掩埋CMOS双PN结光电二极管单片集成，可实现光照强度参量的自校准实时监测，具有误差小，精度高，检测范围宽，电路体积小、功耗低等优势，可广泛应用于光照强度监测的场合。附图说明图1是本本文档来自技高网...

【技术保护点】
1.CMOS自校准光强监测集成电路，其特征在于：由光强测量电路(1)、电流电压线性转换电路(2)、自校准/监测控制开关阵列(3)、输出电压采样保持电路(4)、比较放大电路(5)组成；/n光强测量电路(1)中，输出端1b与电流电压线性转换电路(2)的输入端2a相连；/n光强测量电路(1)由浅PN结光电二极管D1、深PN结光电二极管D2组成；浅PN结光电二极管D1与深PN结光电二极管D2共阴极连接，并且作为该光强测量电路(1)的输出端1b，深PN结光电二极管D1与PN结光电二极管D2共阳极连接，并接地；/n电流电压线性转换电路(2)中，输入端2a接光强测量电路(1)的输出端1b，输出端2b接自校准/监测控制开关阵列(3)的第一输入端3a；/n电流电压线性转换电路(2)由NMOS管N1、N2、N3、N4和PMOS管P1、P2、P3、P4以及电容C1组成；PMOS管P1源极接电源VDD，栅极接PMOS管P2栅极，漏极接PMOS管P3源极，PMOS管P3栅极接PMOS管P4栅极，漏极与NMOS管N1漏极相连，并作为该电流电压线性转换电路(2)的输出端2b，NMOS管N1栅极接NMOS管N2栅极，源极接NMOS管N3漏极，NMOS管N3源极接地，栅极作为该电流电压线性转换电路(2)的输入端2a，PMOS管P2源极接电源VDD，栅漏短接，漏极接PMOS管P4源极，PMOS管P4栅漏短接，漏极接NMOS管N2漏极，NMOS管N2栅漏短接，源极接NMOS管N4漏极，NMOS管N4栅漏短接，源极接地，电容C1一端接该电流电压线性转换电路(2)的输出端2b，电容C1另一端接该电流电压线性转换电路(2)的输入端2a；/n自校准/监测控制开关阵列(3)中，第一输入端3a与电流电压线性转换电路(2)的输出端2b相连，第二输入端SEL为自校准控制输入端，第一输出端31b、第二输出端32b分别与输出电压采样保持电路(4)第一输入端41a、第二输入端42a相连；/n自校准/监测控制开关阵列(3)由PMOS管P5、P6、P7、P8和NMOS管N5、N6、N7、N8组成；PMOS管P5源极接电源VDD，栅极与NMOS管N5栅极、NMOS管N6栅极、PMOS管P7栅极、PMOS管P8栅极相连并作为第二输入端SEL，PMOS管P5的漏极与NMOS管N5的漏极相连并和PMOS管P6的栅极、NMOS管N7的栅极、NMOS管N8的栅极相连，NMOS管N5的源极接地，PMOS管P6的源极与NMOS管N6的漏极、PMOS管P7的源极、NMOS管N7的漏极相连并作为第一输入端3a，PMOS管P6的漏极与NMOS管N6的源极、PMOS管P7的漏极、NMOS管N7的源极相连，NMOS管N8的漏极与PMOS管P8的源极相连并作为第一输出端31b，NMOS管N8的源极与PMOS管P8的漏极相连并作为第二输出端32b；/n输出电压采样保持电路(4)中，第一输入端41a、第二输入端42a分别接自校准/监测控制开关阵列(3)的第一输出端31b、第二输出端32b，第一输出端为OUT1，第二输出端为4b；/n输出电压采样保持电路(4)由电容C2和C3组成；电容C2一端接第一输出端OUT1，另一端接地，电容C3一端接输出4b，另一端接地；/n比较放大电路(5)中，第一输入端51a、第二输入端52a分别接输出电压采样保持电路(4)第一输出端OUT1、第二输出端4b，输出端OUT2为该比较放大电路(5)的输出端，同时也是总输出端；/n比较放大电路(5)由NMOS管N9、N10、N11、N12、N13、N14、N15和PMOS管P9、P10、P11、P12、P13、P14、P15组成；PMOS管P11源极接电源VDD，栅极接PMOS管P14栅极，PMOS管P9源极接PMOS管P10源极且连接至PMOS管P11漏极，PMOS管P9栅极接NMOS管N9栅极，PMOS管P10栅极接NMOS管N10栅极，NMOS管N9栅极作为该比较放大电路(5)的第一输入端51a，源极接NMOS管N10源极且连接至NMOS管N11漏极，NMOS管N10栅极作为该比较放大电路(5)的第二输入端52a，NMOS管N11源极接地，栅极接NMOS管N14栅极，PMOS管P14源极接电源VDD，栅漏短接，栅极接PMOS管P15栅极，漏极接PMOS管P12源极，并引出端口接NMOS管N9漏极，PMOS管P12栅极接PMOS管P13栅极，栅漏短接，漏极接NMOS管N12漏极，NMOS管N12栅漏短接，栅极接NMOS管N13栅极，源极接NMOS管N15漏极，并引出端口接PMOS管P10漏极，NMOS管N14栅漏短接，栅极接NMOS管N15栅极，源极接地，PMOS管P15源极接电源VDD，漏极接PMOS管P13源极，并引出端口接NMOS管N10漏...

【技术特征摘要】
1.CMOS自校准光强监测集成电路，其特征在于：由光强测量电路(1)、电流电压线性转换电路(2)、自校准/监测控制开关阵列(3)、输出电压采样保持电路(4)、比较放大电路(5)组成；
光强测量电路(1)中，输出端1b与电流电压线性转换电路(2)的输入端2a相连；
光强测量电路(1)由浅PN结光电二极管D1、深PN结光电二极管D2组成；浅PN结光电二极管D1与深PN结光电二极管D2共阴极连接，并且作为该光强测量电路(1)的输出端1b，深PN结光电二极管D1与PN结光电二极管D2共阳极连接，并接地；
电流电压线性转换电路(2)中，输入端2a接光强测量电路(1)的输出端1b，输出端2b接自校准/监测控制开关阵列(3)的第一输入端3a；
电流电压线性转换电路(2)由NMOS管N1、N2、N3、N4和PMOS管P1、P2、P3、P4以及电容C1组成；PMOS管P1源极接电源VDD，栅极接PMOS管P2栅极，漏极接PMOS管P3源极，PMOS管P3栅极接PMOS管P4栅极，漏极与NMOS管N1漏极相连，并作为该电流电压线性转换电路(2)的输出端2b，NMOS管N1栅极接NMOS管N2栅极，源极接NMOS管N3漏极，NMOS管N3源极接地，栅极作为该电流电压线性转换电路(2)的输入端2a，PMOS管P2源极接电源VDD，栅漏短接，漏极接PMOS管P4源极，PMOS管P4栅漏短接，漏极接NMOS管N2漏极，NMOS管N2栅漏短接，源极接NMOS管N4漏极，NMOS管N4栅漏短接，源极接地，电容C1一端接该电流电压线性转换电路(2)的输出端2b，电容C1另一端接该电流电压线性转换电路(2)的输入端2a；
自校准/监测控制开关阵列(3)中，第一输入端3a与电流电压线性转换电路(2)的输出端2b相连，第二输入端SEL为自校准控制输入端，第一输出端31b、第二输出端32b分别与输出电压采样保持电路(4)第一输入端41a、第二输入端42a相连；
自校准/监测控制开关阵列(3)由PMOS管P5、P6、P7、P8和NMOS管N5、N6、N7、N8组成；PMOS管P5源极接电源VDD，栅极与NMOS管N5栅极、NMOS管N6栅极、PMOS管P7栅极、PMOS管P8栅极相连并作为第二输入端SEL，PMOS管P5的漏极与NMOS管N5的漏极相连并和PMOS管P6的栅极、NMOS管N7的栅极、NMOS管N8的栅极相连，NMOS管N5的源极接地，PMOS管P6的源极与NMOS管N6的...

【专利技术属性】
技术研发人员：施朝霞，吴丽丽，李如春，
申请(专利权)人：浙江工业大学，
类型：新型
国别省市：浙江;33