像素电路制造技术

本发明专利技术提供一种配置在电泳显示器中的像素电路。所述像素电路包括第一晶体管、存储电容以及输出级。所述第一晶体管的第一端耦接数据线。所述第一晶体管的控制端耦接扫描线。存储电容耦接所述第一晶体管的第二端。输出级耦接所述第一晶体管的所述第二端以及所述存储电容。所述输出级接收第一电压以及第二电压。所述输出级依据所述存储电容提供的数据电压来选择性地输出所述第一电压或所述第二电压至所述电泳显示器的像素电极。

【技术实现步骤摘要】
像素电路
本专利技术涉及一种电路，尤其涉及一种配置在电泳显示器中的像素电路。
技术介绍
在电泳显示器(ElectrophoreticDisplay,EPD)的
中，一般通过非晶硅(a-Si)的薄膜晶体管(Thin-FilmTransistor,TFT)作为像素的驱动电路中的开关组件，并且用于接收扫描信号以及数据信号。对此，薄膜晶体管可依据扫描信号来将数据线提供的数据电压存储在像素的存储电容中Cst，以使存储电容可将存储的数据电压提供至电泳显示器的显示面板上的电泳单元。然而，由于电泳显示器的显示面板通常会有漏电及电容效应的问题，因此当存储电容的电能或电荷漏掉之后，电泳单元的操作电压就会发生电压不足的情况，并且导致电泳显示器的显示画质下降。有鉴于此，以下将提出几个解决方案的实施范例。
技术实现思路
本专利技术是针对一种像素电路适于配置在电泳显示器(ElectrophoreticDisplay,EPD)中，并且可稳定地且持续地提供电压至电泳显示器的像素电极，以使电泳显示器可提供良好的显示画质。根据本专利技术的实施例，本专利技术的一种像素电路适于配置在电泳显示器中。所述像素电路包括第一晶体管、存储电容以及输出级。所述第一晶体管的第一端耦接数据线。所述第一晶体管的控制端耦接扫描线。所述存储电容耦接所述第一晶体管的第二端。所述输出级耦接所述第一晶体管的所述第二端以及所述存储电容。所述输出级接收第一电压以及第二电压。所述输出级依据所述存储电容提供的数据电压来选择性地输出所述第一电压或所述第二电压至所述电泳显示器的像素电极。基于上述，本专利技术的像素电路可通过输出级来接收存储电容提供的数据电压，并且依据数据电压来输出对应的正电压或负电压。因此，本专利技术的像素电路可稳定地且持续地提供电压至电泳显示器的像素电极，以使电泳显示器可提供良好的显示画质。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明包含附图以便进一步理解本专利技术，且附图并入本说明书中并构成本说明书的一部分。附图说明本专利技术的实施例，并与描述一起用于解释本专利技术的原理。图1是依照本专利技术的实施例的一种像素电路的示意图；图2是依照本专利技术的第一实施例的一种像素电路的电路图；图3是依照本专利技术的第二实施例的一种像素电路的电路图；图4是依照本专利技术的第三实施例的一种像素电路的电路图；图5是依照本专利技术的第四实施例的一种像素电路的电路图。附图标号说明100、200、300、400、500：像素电路；120、220、320、420、520：输出级；122、222、322、422、522：输出端；Cst：存储电容；DL：数据线；SL：扫描线；M11、M21、M22、M23、M31、M32、M33、M41、M42、M43、M44、M45、M46、M47、M48、M49、M51、M52、M53、M54、M55、M56、M57：晶体管；Vcom、+Vcc、-Vss、Vf：电压。具体实施方式现将详细地参考本专利技术的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。图1是依照本专利技术的实施例的一种像素电路的示意图。参考图1，像素电路100包括晶体管M11(第一晶体管)、存储电容Cst以及输出级120。在本实施例中，晶体管M11的控制端耦接扫描线SL，并且晶体管M11的第一端耦接数据线DL。存储电容Cst的第一端耦接晶体管M11的第二端以及输出级120，并且存储电容Cst的第二端接收接地电压Vcom。存储电容Cst用以存储数据线DL提供的电能。在本实施例中，当晶体管M11依据扫描线SL提供的扫描信号来输出由数据线DL提供的数据信号至存储电容Cst时，存储电容Cst存储数据信号的数据电压。在本实施例中，输出级120接收正电压+Vcc以及负电压-Vss，并且输出级120依据存储电容Cst提供的数据电压来选择性地输出正电压+Vcc或负电压-Vss至输出端122。在本实施例中，输出端122用于耦接电泳显示器的多个数组排列的电泳单元的其中之一个的像素电极。也就是说，由于存储电容Cst与输出级120之间无漏电路径，因此存储电容Cst将会稳定地维持在数据电压，以使输出级120可对应的稳定输出正电压+Vcc或负电压-Vss至像素电极。此外，值得注意的是，本专利技术各实施例所述的晶体管可例如是薄膜晶体管(ThinFilmTransistor,TFT)、金氧半场效晶体管(MetalOxideSemiconductorFieldEffectTransistor,MOSFET)或接面场效晶体管(JunctionFieldEffectTransistor,JFET)等。并且，本专利技术各实施例所述的晶体管可包括N型(N-type)晶体管以及P型(P-type)晶体管。图2是依照本专利技术的第一实施例的一种像素电路的电路图。参考图2，像素电路200包括晶体管M21(第一晶体管)、存储电容Cst以及输出级220。在本实施例中，晶体管M21的控制端耦接扫描线SL，并且晶体管M21的第一端耦接数据线DL。存储电容Cst的第一端耦接晶体管M21的第二端以及输出级220，并且存储电容Cst的第二端接收接地电压Vcom。在本实施例中，当晶体管M21依据扫描线SL提供的扫描信号来输出由数据线DL提供的数据信号至存储电容Cst时，存储电容Cst存储数据线DL提供的数据电压。在本实施例中，输出级220包括晶体管M22(第二晶体管)以及晶体管M23(第三晶体管)。晶体管M22的第一端接收正电压+Vcc，并且晶体管M22的控制端耦接存储电容Cst。晶体管M23的第一端耦接晶体管M22的第二端。晶体管M23的控制端耦接存储电容Cst。晶体管M23的第二端接收负电压-Vss。晶体管M22的第二端以及晶体管M23的第一端耦接至输出端222，并且输出端222耦接至电泳显示器的像素电极。在本实施例中，晶体管M22为N型晶体管，并且晶体管M23为P型晶体管。在本实施例中，由于存储电容Cst与输出级220之间无漏电路径，因此存储电容Cst的电压将对应于数据线DL提供的数据信号而改变，并且不会发生漏电的情况。进一步而言，当存储电容Cst上的数据电压为+Vcc+Vth(Vth为晶体管的临界电压)时，晶体管M22为开启(on)，并且晶体管M23为关闭(off)。晶体管M22的控制端维持在电压+Vcc+Vth，以使晶体管M22的第二端持续地将正电压+Vcc输出至输出端222。相反地，当存储电容Cst上的数据电压为-Vss-Vth时，晶体管M22为关闭，并且晶体管M23为开启。晶体管M23的控制端维持在电压-Vss-Vth，以使晶体管M23的第一端持续地将负电压-Vss输出至输出端222。也就是说，本实施例的像素电路200可通过输出级220来依据存储电容Cst提供的数据电压而对应输出正电压+Vcc或负电压本文档来自技高网...

【技术保护点】
1.一种像素电路，其特征在于，适于配置在电泳显示器中，所述像素电路包括：/n第一晶体管，其中所述第一晶体管的第一端耦接数据线，并且所述第一晶体管的控制端耦接扫描线；/n存储电容，耦接所述第一晶体管的第二端；以及/n输出级，耦接所述第一晶体管的所述第二端以及所述存储电容，并且接收第一电压以及第二电压，其中所述输出级依据所述存储电容提供的数据电压来选择性地输出所述第一电压或所述第二电压至所述电泳显示器的像素电极。/n

【技术特征摘要】
1.一种像素电路，其特征在于，适于配置在电泳显示器中，所述像素电路包括：
第一晶体管，其中所述第一晶体管的第一端耦接数据线，并且所述第一晶体管的控制端耦接扫描线；
存储电容，耦接所述第一晶体管的第二端；以及
输出级，耦接所述第一晶体管的所述第二端以及所述存储电容，并且接收第一电压以及第二电压，其中所述输出级依据所述存储电容提供的数据电压来选择性地输出所述第一电压或所述第二电压至所述电泳显示器的像素电极。


2.根据权利要求1所述的像素电路，其特征在于，所述输出级包括：
第二晶体管，其中所述第二晶体管的第一端接收所述第一电压，并且所述第二晶体管的控制端耦接所述存储电容；以及
第三晶体管，其中所述第三晶体管的第一端耦接所述第二晶体管的第二端，所述第三晶体管的控制端耦接所述存储电容，并且所述第三晶体管的第二端接收所述第二电压，
其中所述第二晶体管的所述第二端以及所述第三晶体管的所述第一端耦接所述电泳显示器的所述像素电极。


3.根据权利要求2所述的像素电路，其特征在于，所述第二晶体管为N型晶体管，并且所述第三晶体管为P型晶体管。


4.根据权利要求2所述的像素电路，其特征在于，所述第二晶体管为P型晶体管，并且所述第三晶体管为N型晶体管。


5.根据权利要求2所述的像素电路，其特征在于，所述输出级还包括：
第四晶体管，其中所述第四晶体管的第一端接收所述第一电压，所述第四晶体管的控制端耦接所述存储电容，并且所述第四晶体管的第二端耦接所述第二晶体管的所述控制端；以及
第五晶体管，其中所述第五晶体管的第一端耦接所述第四晶体管的所述第二端以及所述第二晶体管的所述控制端，所述第五晶体管的控制端耦接所述存储电容，并且所述第五晶体管的第二端接收接地电压，
其中所述第四晶体管以及所述第五晶体管依据所述存储电容提供的所述数据电压来更选择性地输出所述第一电压或所述接地电压至所述第二晶体管的所述控制端。


6.根据权利要求5所述的像素电路，其特征在于，所述输出级还包括：
第六晶体管，其中所述第六晶体管的第一端接收接地电压，所述第六晶体管的控制端耦接所述存储电容，并且所述第六晶体管的第二端耦接所述第三晶体管的所述控制端；以及
第七晶体管，其中所述第七晶体管的第一端耦接所述第六晶体管的所述第二端以及所述第三晶体管的所述控制端，所述第七晶...

【专利技术属性】
技术研发人员：陈世烽，
申请(专利权)人：元太科技工业股份有限公司，
类型：发明
国别省市：中国台湾;TW