3D堆叠装置制造方法及图纸

本公开的示例描述了3D堆叠装置。3D堆叠装置包括沿垂直方向堆叠的多个半导体芯片，使得在堆叠中每个芯片在上方、下方或上方和下方处结合到芯片。在一个实施例中，每个芯片是相同的——例如，具有在所述芯片中以相同构造设置的相同电路。所述3D堆叠装置通过将所述芯片分成多个条带来提供冗余逻辑层，这些条带通过芯片间桥接互连。例如，所述3D堆叠装置可以包括三个堆叠的芯片，其被分成三个不同的条带，其中每个条带包括每个所述芯片中的一部分。只要条带中只有一个部分是非功能性的，所述芯片间桥接就允许所述条带中的所述其他部分接收和路由数据。

3D stacking device

An example of the present disclosure describes a 3D stacking device. The 3D stacking device includes a plurality of semiconductor chips stacked in a vertical direction so that each chip in the stack is bonded to the chip at the top, the bottom or the top and the bottom. In one embodiment, each chip is the same - for example, having the same circuit set in the same configuration in the chip. The 3D stacking device provides a redundant logic layer by dividing the chip into a plurality of strips, which are bridged and interconnected between chips. For example, the 3D stacking device can include three stacked chips, which are divided into three different strips, each of which includes a part of each chip. As long as only one part of the stripe is non functional, the inter chip bridging allows the other parts of the stripe to receive and route data.

【技术实现步骤摘要】
3D堆叠装置
本公开总体涉及在包含多个芯片的3D堆叠装置中提供冗余。
技术介绍
现场可编程门阵列(FPGAs)可以被封装成2.5D的封装，其中FPGAs被设置在一个共同的衬底或中介层(interposer)上。也就是说，将FPGAs以并排方式结合到中介层的相同表面上。中介层通常是无源的(例如，不包括诸如晶体管之类的有源组件)包括用于使FPGAs彼此耦接的数据路径。此外，所述封装可能包括一个额外或冗余的FPGA来改善良品率(yield)。这是因为，由于生产缺陷，其中一个FGPAs可能无功能的。因此，所述封装可能包括4个FPGA，但宣传的是具有一个冗余的FPGA的3-FPGA系统，。只要封装中的一个FPGA有缺陷(直到FPGA被安装在中介层上并被测试之前无法确定)，所述封装可以作为3-FPGA系统出售。如果测试后发现多个FPGAs有缺陷，则所述封装可能被丢弃或作为不同的系统出售。
技术实现思路
本公开描述了用于配置3D堆叠装置以提供至少一个冗余逻辑层的技术。一个示例是3D堆叠装置，其包括彼此垂直堆叠的多个半导体芯片，其中多个芯片中的每一个被逻辑地划分为相同数量的部分，并且其中同一芯片中的每个部分通过芯片间桥接与相邻部分隔开。列中的多个芯片中的每个芯片的相应部分被分组在一起以形成第一条带，其中第一条带中的相应部分包括去激活部分和第一激活部分。与第一条带邻接的至少一个芯片间桥接被配置为将数据从相邻条带中的第二激活部分路由到第一条带中的第一激活部分，其中第二激活部分与去激活部分在同一芯片中，但在与所述第一激活部分不同的芯片中。该示例可以具有以下特征中的一个或多个：所述相邻条带包括不同的去激活部分，其中与所述相邻条带邻接的至少一个芯片间桥接被配置为围绕所述不同的去激活部分路由数据，并且其中所述第一条带和所述相邻条带最多只有一个去激活部分。所述第一条带中的所述相应部分具有相同的电路。所述第一条带中的所述相应部分具有与所述相邻条带中的所述部分相同的电路。所述第一条带中的所述相应部分具有与所述相邻条带中的所述部分不同的电路，其中所述相邻条带中的所述部分具有相同的电路。所述芯片间桥接中的每一个均包括到相邻芯片的通孔。所述多个芯片包括至少三个芯片，其中所述多个芯片的中部芯片中的芯片间桥接包括到上部芯片的第一连接、到下部芯片的第二连接以及将所述中部芯片内的相邻部分耦接在一起的第三连接，其中所述中部芯片中的所述芯片间桥接被配置成使得所述第一连接、第二连接和第三连接中只有一个连接可操作用于在所述3D堆叠装置的工作期间传输数据。所述中部芯片中的所述芯片间桥接包括用于驱动所述第一连接的第一驱动器、用于驱动所述第二连接的第二驱动器以及设置在所述第三连接上的多路复用器，其中在所述中部芯片中的所述芯片间桥接被配置为在运行时，数据仅流经所述第一驱动器和所述第二驱动器中的一个。其特征在于，所述中部芯片被配置为使得在运行期间，从所述下部芯片和所述上部芯片中的一个接收的数据通过所述多路复用器流到所述中部芯片内的相邻部分中的一个。本公开还描述了一个示例是用于配置3D堆叠装置的方法，所述3D堆叠装置包括彼此垂直堆叠的多个半导体芯片。所述方法包括测试多个芯片中的每个芯片中的多个部分，其中多个芯片在逻辑上被划分为相同数量的部分，并且其中同一芯片中的每个所述部分通过芯片间桥接与相邻部分分离。所述方法包括识别第一条带中的至少一个非功能部分，其中第一条带包括列中的多个芯片中的每个芯片的相应部分，其中条带除了非功能部分之外还包括第一激活部分。所述方法还包括配置与第一条带邻接的至少一个芯片间桥接，以将数据从相邻条带中的第二激活部分路由至所述第一条带中的所述第一激活部分，其中所述第二激活部分与所述非功能部分在所述同一芯片中，但是在与所述第一个激活部分不同的芯片中。附图说明因此，通过参考示例性实施方式获得对以上简要概述的更具体的描述，并详细地理解上述特征，其中一些实施方式在附图中示出。然而，应当注意，附图仅示出了典型的示例性实施方式，并不应视为对其范围的限制。图1是根据一个实施例的具有冗余层的3D堆叠装置。图2是根据一个实施例的具有冗余层的3D堆叠装置。图3是根据一个实施例的具有冗余层的3D堆叠装置。图4A和4B是根据一个实施例的用于避免3D堆叠装置的芯片中的无功能部分的芯片间桥接。图5是根据一个实施例的图4B中所示的装置的逻辑视图。图6是根据一个实施例的芯片间桥接中的电路。图7是根据一个实施例的用于形成具有冗余层的3D堆叠装置的流程图。图8是根据一个实施例的用于配置3D堆叠装置的芯片中的芯片间桥接的流程图。为了便于理解，在可能的情况下，使用相同的附图标记来表示附图中共有的相同元件。可以预见将一个实施例的元件并入其他实施例中。具体实施方式在下文中参考附图描述的各种特征。应当注意，附图可以按或可以不按比例绘制，并且在所有附图中相似结构或功能的元件由相同的附图标记表示。应注意，附图仅旨在便于描述特征。它们不是对说明书的详尽描述或对权利要求范围的限制。另外，图示的示例不需要具有所示的所有方面或优点。结合特定示例描述的方面或优点不必限于所述示例，并且即使未如此示出，或者如果没有如此明确地描述，也可以在任何其他示例中被实践。本文的示例描述了用于形成包括冗余逻辑层的3D堆叠装置的技术。3D堆叠装置包括沿垂直方向堆叠的多个半导体芯片，使得在堆叠中每个芯片在上方、下方或上方和下方处结合到芯片。在一个实施例中，每个芯片是相同的——例如，都具有在所述芯片中以相同构造设置的相同电路。所述芯片可以是FPGA、存储器装置(例如，DRAM或SRAM芯片)、处理器、加速器、片上系统(SoC)等。在一个实施例中，所述3D堆叠装置通过将芯片分成多个条带来提供冗余逻辑层，这些条带通过芯片间桥接互连。例如，所述3D堆叠装置可以包括三个堆叠的芯片，其被分成三个不同的条带，其中每个条带包括每个所述芯片中的一部分。只要条带中只有一个部分有缺陷(无功能)的，所述芯片间桥接允许所述条带中的所述其他部分接收和路由数据。在这种冗余方案中，多个芯片可能存在缺陷，但仍具有两个逻辑层，这两个逻辑层相当于堆栈中的两个有功能芯片。换句话说，尽管堆栈中的三个芯片中有多个可能无功能部分，但只要这些部分位于不同的切片中，芯片间桥接就可以将这些芯片耦合在一起，从而使得3D堆栈从外部应用看来具有两个完全功能的芯片。这里描述的3D堆叠装置具有优于2.5D封装的若干优点，因为它不需要中介层(无论是去激活的还是激活的)并且避免了当从一个裸片穿过下一个裸片时的显著延迟损失。此外，与3D堆叠装置相比，2.5D封装可能需要用户对其设计进行分区，因为2.5D封装具有相对较少的裸片间连接。图1是根据一个实施例的具有冗余层的3D堆叠装置100。在所述示例中，装置100是包括三个分别的相同半导体芯片105。也就是说，芯片105可以是相同的FPGA、存储器本文档来自技高网...

【技术保护点】
1.一种3D堆叠装置，其特征在于，所述3D堆叠装置包括：/n多个半导体芯片，所述多个半导体芯片彼此垂直堆叠，其中所述多个芯片中的每一个被逻辑划分为相同数量的部分，其中同一芯片中的每个所述部分通过芯片间桥接与相邻部分分离，/n其中，一列中的所述多个芯片中的每个芯片的相应部分被集合在一起以形成第一条带，其中所述第一条带中的所述相应部分包括去激活部分和第一激活部分，/n其中，与所述第一条带邻接的至少一个芯片间桥接被配置为将数据从相邻条带中的第二激活部分路由至所述第一条带中的所述第一激活部分，其中所述第二激活部分与所述去激活部分在所述同一芯片中，但是与所述第一激活部分在不同的芯片中。/n

【技术特征摘要】
20180430 US 15/967,1091.一种3D堆叠装置，其特征在于，所述3D堆叠装置包括：
多个半导体芯片，所述多个半导体芯片彼此垂直堆叠，其中所述多个芯片中的每一个被逻辑划分为相同数量的部分，其中同一芯片中的每个所述部分通过芯片间桥接与相邻部分分离，
其中，一列中的所述多个芯片中的每个芯片的相应部分被集合在一起以形成第一条带，其中所述第一条带中的所述相应部分包括去激活部分和第一激活部分，
其中，与所述第一条带邻接的至少一个芯片间桥接被配置为将数据从相邻条带中的第二激活部分路由至所述第一条带中的所述第一激活部分，其中所述第二激活部分与所述去激活部分在所述同一芯片中，但是与所述第一激活部分在不同的芯片中。


2.根据权利要求1所述的3D堆叠装置，其特征在于，所述相邻条带包括不同的去激活部分，其中与所述相邻条带邻接的至少一个芯片间桥接被配置为围绕所述不同的去激活部分路由数据，并且其中所述第一条带和所述相邻条带最多只有一个去激活部分。


3.根据权利要求1所述的3D堆叠装置，其特征在于，所述第一条带中的所述相应部分具有相同的电路。


4.根据权利要求3所述的3D堆叠装置，其特征在于，所述第一条带中的所述相应部分具有与所述相邻条带中的所述部分相同的电路。

【专利技术属性】
技术研发人员：布莱恩·C·贾德，马修·H·克莱因，
申请(专利权)人：赛灵思公司，
类型：新型
国别省市：美国;US