一种面向高阶路由器芯片的高效并行管理方法及架构技术

本发明专利技术公开了一种面向高阶路由器芯片的高效并行管理方法及架构，包括：将路由器的端口分为多个组别；管理请求下发时，由总管部件将管理请求并行推送至各个组别，然后由各个组别采用串推的方式将管理请求推送至其组别内的各个端口；管理应答返回时，由各个组别按端口顺序收集其组别内各个端口的管理应答，然后各个组别按照其组别顺序将其收集的所有管理应答返回至总管部件。本发明专利技术能够硬件实现同时对多个端口维护管理，能够节省大量交互时间，有效提高片上维护管理效率。

An efficient parallel management method and architecture for high-level router chip

The invention discloses an efficient parallel management method and architecture for high-level router chip, which includes: dividing the router port into multiple groups; when the management request is issued, the manager component pushes the management request to each group in parallel, and then each group pushes the management request to each port in its group in the way of serial push; when the management response is returned, the manager sends the management request to each port in its group by Each group collects the management responses of each port in its group according to the port order, and then each group returns all the collected management responses to the header part according to the group order. The invention can realize the maintenance and management of multiple ports at the same time by hardware, can save a large amount of interaction time, and effectively improve the on-chip maintenance and management efficiency.

【技术实现步骤摘要】
一种面向高阶路由器芯片的高效并行管理方法及架构
本专利技术涉及计算机体系结构领域，尤其涉及一种面向高阶路由器芯片的高效并行管理方法及架构。
技术介绍
在高性能计算系统的互连网络中，高阶路由器是互连网络的重要组成。目前，路由器芯片的片上管理结构主要完成芯片内部状态收集统计、自测试管理和寄存器访问。其中寄存器为芯片软硬件的接口，是软件初始化芯片，使硬件正常工作的重要接口。另外软件也通过访问寄存器获取芯片的工作状态、统计信息和自测试结果等重要的芯片信息，为芯片诊断、故障容错提供依据。传统的串行架构只能依次顺序访问各端口信息，而高阶路由器端口较多，这种方式极大地影响路由器维护和管理的性能。
技术实现思路
本专利技术要解决的技术问题是针对上述现有技术的不足，提供一种能够同时实现多个端口维护管理，能够节省大量交互时间，有效提高片上维护管理效率的面向高阶路由器芯片的高效并行管理方法及架构。为了实现上述目的，本专利技术采用的技术方案为：一种面向高阶路由器芯片的高效并行管理方法，包括：将路由器的端口分为多个组别；管理请求下发时，由总管部件将管理请求并行推送至各个组别，然后由各个组别采用串推的方式将管理请求推送至其组别内的各个端口；管理应答返回时，由各个组别按端口顺序收集其组别内各个端口的管理应答，然后各个组别按照其组别顺序将其收集的所有管理应答返回至总管部件。进一步地，当组别的串推逻辑量大于预设阈值时，利用寄存器组进行至少一个节拍的延迟，实现多拍串推。进一步地，所述端口顺序根据管理请求的类型以及端口所处的物理布局位置每延时一预设节拍形成，所述组别顺序根据管理请求的类型以及组别所处的物理布局位置每延时一预设节拍形成。一种面向高阶路由器芯片的高效并行管理架构，包括：总控管理单元、多个并行的分组管理单元以及多个串推逻辑单元；多个所述分组管理单元分组别管理多个所述串推逻辑单元，每个所述分组管理单元的组别内的所述串推逻辑单元之间级联连接，所述串推逻辑单元的数量与路由器端口的数量一致；所述总控管理单元用于将管理请求并行推送至各个所述分组管理单元，并按序接收各个所述分组管理单元返回的管理应答；所述分组管理单元用于接收所述总控管理单元的管理请求，将管理请求按序推送至其组别内的各个所述串推逻辑单元，并按序接收各个所述串推逻辑单元返回的管理应答，待收齐管理应答后返回所述总控管理单元；所述串推逻辑单元用于接收所述分组管理单元的管理请求，将管理请求由管理时钟域转换为内核时钟域，送至路由器端口的寄存器访问单元，并将寄存器访问单元返回的管理应答由内核时钟域转换为管理时钟域，返回至所述分组管理单元。进一步地，所述分组管理单元的组别内的所述串推逻辑单元之间级联有寄存器组。进一步地，根据管理请求的类型和所述串推逻辑单元所处位置确定所述串推逻辑单元接收管理请求和返回管理应答的顺序；根据管理请求的类型和所述分组管理单元所处位置确定所述分组管理单元返回管理应答的顺序；所述串推逻辑单元所处位置取决于其对应路由器端口所处位置，所述分组管理单元所处位置取决于其组别内所述串推逻辑单元所处位置。采用上述技术方案后，本专利技术的有益效果是：能够实现对高阶路由器的并行高效管理，可硬件实现同时针对所有高阶路由器端口的维护管理，极大提升了管理效率，板上维护和管理软件的性能得到显著提升。附图说明为了更清楚地说明本专利技术实施例或现有技术的技术方案，附图如下：图1为本专利技术实施例2提供的一种面向高阶路由器芯片的高效并行管理架构示意图；图2为本专利技术实施例2提供的一具体实施方式下面向高阶路由器芯片的高效并行管理架构示意图。具体实施方式以下是本专利技术的具体实施例并结合附图，对本专利技术的技术方案作进一步的描述，但本专利技术并不限于这些实施例。实施例1如图1所示，本实施例提供一种面向高阶路由器芯片的高效并行管理方法，包括：将路由器的端口分为多个组别；优选每个组别分管相同数量的路由器的端口；组别个数不作限制；管理请求下发时，由总管部件将管理请求并行推送至各个组别，然后由各个组别采用串推的方式将管理请求推送至其组别内的各个端口，所谓串推的方式，即为沿着一预设链路，将数据一级一级的推送过去；需要强调的是，各个组别因为相对独立，能够同时进行管理请求的串推，将管理请求高效率的推送至各个端口；管理应答返回时，由各个组别按端口顺序收集其组别内各个端口的管理应答，然后各个组别按照其组别顺序将其收集的所有管理应答返回至总管部件。由于高阶路由器所有端口的寄存器偏移地址相同，因此将管理请求分组并行推送到各个端口即可完成对所有端口寄存器的并行访问，本方案才得以较好地实现，此外，为了避免多个端口同时“读”或者同时“写”时因数据不同，导致端口的数据发生冲突，本实施例中设置管理请求和管理应答过程中按端口顺序和按组别顺序有序的收发数据。综上，通过设置组别，由总管部件将管理请求并行推送至各个组别，各个组别同时执行其职能，将管理请求按序下发各个端口，实现了高阶路器端口的并行高效管理，能够硬件实现同时针对所有端口的维护管理，极大提升了管理效率，板上维护和管理软件的性能得到显著提升。若同一组别内待串推的逻辑量过大，会导致无法在该节拍内完成串推，进而出现时序违例，导致数据传输错误；因此，进一步地，设置当组别的串推逻辑量大于预设阈值时，利用寄存器组进行至少一个节拍的延迟，实现多拍串推。寄存器组内包括多个寄存器，能够实现“打一拍”的效果，帮助降低数据交互过程中的时序要求。管理请求下发和管理应答返回过程中的主时钟为低频时钟。有利于较好的满足时序要求。所述端口顺序根据管理请求的类型以及端口所处的物理布局位置每延时一预设节拍形成，所述组别顺序根据管理请求的类型以及组别所处的物理布局位置每延时一预设节拍形成。其中，预设节拍的节拍数可由实际端口数量和交互需求来决定。具体地，管理请求的类型包括：管理“读”和管理“写”，管理“读”又进一步可分为一个端口，一行端口，一列端口以及所有端口的管理“读”，管理“写”同理，并且对多个端口的管理请求的类型又可分为多个端口“写”相同数据和多个端口分别“写”不同数据。对于一行端口进行管理“读”，端口顺序为该行内端口的物理布局顺序，即本行的第几个端口，对于一列端口进行管理“读”，端口顺序为该列内端口的物理布局顺序，即本列的第几个端口，对于所有端口“读”，端口顺序可能先行后列，也可能先列后行，这是由具体实施决定的。管理“写”则同理。有利于有序的数据交互，降低数据传输错误率。实施例2本实施例提供一种面向高阶路由器芯片的高效并行管理架构，如图1所示，包括：总控管理单元、多个并行的分组管理单元以及多个串推逻辑单元；多个所述分组管理单元分组别管理多个所述串推逻辑单元，即多个所述串推逻辑单元分成若干组，由相应的所述分组管理单元管理，每个所述分组管理单元的组本文档来自技高网...

【技术保护点】
1.一种面向高阶路由器芯片的高效并行管理方法，其特征在于，包括：/n将路由器的端口分为多个组别；/n管理请求下发时，由总管部件将管理请求并行推送至各个组别，然后由各个组别采用串推的方式将管理请求推送至其组别内的各个端口；/n管理应答返回时，由各个组别按端口顺序收集其组别内各个端口的管理应答，然后各个组别按照其组别顺序将其收集的所有管理应答返回至总管部件。/n

【技术特征摘要】
1.一种面向高阶路由器芯片的高效并行管理方法，其特征在于，包括：
将路由器的端口分为多个组别；
管理请求下发时，由总管部件将管理请求并行推送至各个组别，然后由各个组别采用串推的方式将管理请求推送至其组别内的各个端口；
管理应答返回时，由各个组别按端口顺序收集其组别内各个端口的管理应答，然后各个组别按照其组别顺序将其收集的所有管理应答返回至总管部件。


2.根据权利要求1所述的一种面向高阶路由器芯片的高效并行管理方法，其特征在于，当组别的串推逻辑量大于预设阈值时，利用寄存器组进行至少一个节拍的延迟，实现多拍串推。


3.根据权利要求1所述的一种面向高阶路由器芯片的高效并行管理方法，其特征在于，所述端口顺序根据管理请求的类型以及端口所处的物理布局位置每延时一预设节拍形成，所述组别顺序根据管理请求的类型以及组别所处的物理布局位置每延时一预设节拍形成。


4.一种面向高阶路由器芯片的高效并行管理架构，其特征在于，包括：
总控管理单元、多个并行的分组管理单元以及多个串推逻辑单元；多个所述分组管理单元分组别管理多个所述串推逻辑单元，每个所述分组管理单元的组别内的所述串推逻辑单元之间级联连接，所述串推逻辑单元的数量与路由器端...

【专利技术属性】
技术研发人员：施得君，姚玉良，黄国华，崔晓阳，祝亚斌，胡舒凯，
申请(专利权)人：无锡江南计算技术研究所，
类型：发明
国别省市：江苏;32