一种中断方法、装置及FPGA和存储介质制造方法及图纸

本申请公开了一种基于FPGA的RISC‑V架构的中断方法、装置及一种FPGA和计算机可读存储介质，该方法包括：获取中断信号，根据每个中断信号的使能确定有效中断；生成每个所述有效中断的寄存器序列，并确定仲裁模式；其中，所述寄存器序列包括所述有效中断的ID和中断号；若仲裁模式为顺序仲裁，则获取内存中的寄存器序列与优先级的对应关系；若所述仲裁模式为触发仲裁，则根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系；根据所述寄存器序列与优先级的对应关系对所述有效中断进行中断处理。本申请提供的基于FPGA的RISC‑V架构的中断方法，实现了FPGA的RISC‑V架构中中断系统的可配性和灵活性。

An interrupt method, device, FPGA and storage medium

The present application discloses an interrupt method and device based on RISC \u2011 V architecture of FPGA and a FPGA and computer readable storage medium, the method includes: acquiring interrupt signals, determining effective interrupts according to the enable of each interrupt signal, generating a register sequence of each effective interrupt and determining arbitration mode, wherein the register sequence includes ID of the effective interrupt And interrupt number; if the arbitration mode is sequential arbitration, the corresponding relationship between the register sequence and priority in memory is obtained; if the arbitration mode is trigger arbitration, the corresponding relationship between the register sequence and priority is determined according to the interrupt processing information in the target time period; the effective interrupt is processed according to the corresponding relationship between the register sequence and priority. The interrupt method of risc-v architecture based on FPGA provided in the application realizes the compatibility and flexibility of interrupt system in risc-v architecture of FPGA.

【技术实现步骤摘要】
一种中断方法、装置及FPGA和存储介质
本申请涉及计算机
，更具体地说，涉及一种基于FPGA的RISC-V架构的中断方法、装置及一种FPGA和一种计算机可读存储介质。
技术介绍
FPGA(中文全称：现场可编程门阵列，英文全称：Field－ProgrammableGateArray)由于可编程灵活性高、开发周期短、并行计算等特点，在各个领域各个业中的应用越来越广泛。目前RISC-V(精简指令集计算)中，中断系统不具有可配性，修改中断优先级需要从硬件上修改，极大的制约了软件层的灵活性。因此，如何实现FPGA的RISC-V架构中中断系统的可配性和灵活性是本领域技术人员需要解决的技术问题。
技术实现思路
本申请的目的在于提供一种基于FPGA的RISC-V架构的中断方法、装置及一种FPGA和一种计算机可读存储介质，实现了FPGA的RISC-V架构中中断系统的可配性和灵活性。为实现上述目的，本申请提供了一种基于FPGA的RISC-V架构的中断方法，包括：获取中断信号，根据每个中断信号的使能确定有效中断；生成每个所述有效中断的寄存器序列，并确定仲裁模式；其中，所述寄存器序列包括所述有效中断的ID和中断号；若仲裁模式为顺序仲裁，则获取内存中的寄存器序列与优先级的对应关系；若所述仲裁模式为触发仲裁，则根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系；根据所述寄存器序列与优先级的对应关系对所述有效中断进行中断处理。其中，所述根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系，包括：获取所述目标时间段内每个寄存器序列对应的中断的处理次数；根据所述处理次数确定所述寄存器序列与优先级的对应关系；其中，所述优先级与所述处理次数呈正相关。其中，所述内存中的寄存器序列与优先级的对应关系默认为所述优先级与所述ID呈负相关。其中，还包括：接收更新命令，并根据所述更新命令更新所述内存中的寄存器序列与优先级的对应关系。其中，还包括：显示所述目标时间段内每个中断的处理次数、优先级、ID、中断号、使能中的任一项或任几项的组合。为实现上述目的，本申请提供了一种基于FPGA的RISC-V架构的中断装置，包括：获取模块，用于获取中断信号，根据每个中断信号的使能确定有效中断；确定模块，用于生成每个所述有效中断的寄存器序列，并确定仲裁模式；若仲裁模式为顺序仲裁，则启动第一目标模块的工作流程；若所述仲裁模式为触发仲裁，则启动第二目标模块的工作流程；其中，所述寄存器序列包括所述有效中断的ID和中断号；所述第一目标模块，用于获取内存中的寄存器序列与优先级的对应关系；所述第二目标模块，用于根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系；处理模块，用于根据所述寄存器序列与优先级的对应关系对所述有效中断进行中断处理。其中，还包括：更新模块，用于接收更新命令，并根据所述更新命令更新所述内存中的寄存器序列与优先级的对应关系。其中，还包括：显示模块，用于显示所述目标时间段内每个中断的处理次数、优先级、ID、中断号、使能中的任一项或任几项的组合。为实现上述目的，本申请提供了一种FPGA，包括：存储器，用于存储计算机程序；处理器，用于执行所述计算机程序时实现如上述基于FPGA的RISC-V架构的中断方法的步骤。为实现上述目的，本申请提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上述基于FPGA的RISC-V架构的中断方法的步骤。通过以上方案可知，本申请提供的一种基于FPGA的RISC-V架构的中断方法，包括：获取中断信号，根据每个中断信号的使能确定有效中断；生成每个所述有效中断的寄存器序列，并确定仲裁模式；其中，所述寄存器序列包括所述有效中断的ID和中断号；若仲裁模式为顺序仲裁，则获取内存中的寄存器序列与优先级的对应关系；若所述仲裁模式为触发仲裁，则根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系；根据所述寄存器序列与优先级的对应关系对所述有效中断进行中断处理。本申请提供的基于FPGA的RISC-V架构的中断方法，支持顺序仲裁和触发仲裁两种仲裁模式，中断方式较为灵活。对于顺序仲裁，基于内存中的寄存器序列与优先级的对应关系进行中断处理，内存中的对应关系可以通过软件进行调整，实现了优先级的可配性。对于触发仲裁，可以根据历史的中断处理信息调整寄存器序列与优先级的对应关系，实现了中断系统的自适应性，提高了中断系统的工作效率。本申请还公开了一种基于FPGA的RISC-V架构的中断装置及一种FPGA和一种计算机可读存储介质，同样能实现上述技术效果。应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。附图说明为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：图1为根据一示例性实施例示出的一种基于FPGA的RISC-V架构的中断方法的流程图；图2为根据一示例性实施例示出的一种基于FPGA的RISC-V架构的中断系统的架构图；图3为中断协议的处理过程图；图4为根据一示例性实施例示出的另一种基于FPGA的RISC-V架构的中断方法的流程图；图5为根据一示例性实施例示出的一种基于FPGA的RISC-V架构的中断装置的结构图；图6为根据一示例性实施例示出的一种FPGA的结构图。具体实施方式下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。本申请实施例公开了一种基于FPGA的RISC-V架构的中断方法，实现了FPGA的RISC-V架构中中断系统的可配性和灵活性。参见图1，根据一示例性实施例示出的一种基于FPGA的RISC-V架构的中断方法的流程图，如图1所示，包括：S101：获取中断信号，根据每个中断信号的使能确定有效中断；本实施例可应用于基于FPGA的RISC-V架构的中断系统，该系统的架构图如图2所示，中断信号从左侧进入，接入中断接口，通过一个选择器，该选择器由中断寄存器控制。AXI总线接口模块是符合AXI4(AdvancedeXtensibleInter本文档来自技高网...

【技术保护点】
1.一种基于FPGA的RISC-V架构的中断方法，其特征在于，包括：/n获取中断信号，根据每个中断信号的使能确定有效中断；/n生成每个所述有效中断的寄存器序列，并确定仲裁模式；其中，所述寄存器序列包括所述有效中断的ID和中断号；/n若仲裁模式为顺序仲裁，则获取内存中的寄存器序列与优先级的对应关系；/n若所述仲裁模式为触发仲裁，则根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系；/n根据所述寄存器序列与优先级的对应关系对所述有效中断进行中断处理。/n

【技术特征摘要】
1.一种基于FPGA的RISC-V架构的中断方法，其特征在于，包括：
获取中断信号，根据每个中断信号的使能确定有效中断；
生成每个所述有效中断的寄存器序列，并确定仲裁模式；其中，所述寄存器序列包括所述有效中断的ID和中断号；
若仲裁模式为顺序仲裁，则获取内存中的寄存器序列与优先级的对应关系；
若所述仲裁模式为触发仲裁，则根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系；
根据所述寄存器序列与优先级的对应关系对所述有效中断进行中断处理。


2.根据权利要求1所述中断方法，其特征在于，所述根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系，包括：
获取所述目标时间段内每个寄存器序列对应的中断的处理次数；
根据所述处理次数确定所述寄存器序列与优先级的对应关系；其中，所述优先级与所述处理次数呈正相关。


3.根据权利要求1所述中断方法，其特征在于，所述内存中的寄存器序列与优先级的对应关系默认为所述优先级与所述ID呈负相关。


4.根据权利要求3所述中断方法，其特征在于，还包括：
接收更新命令，并根据所述更新命令更新所述内存中的寄存器序列与优先级的对应关系。


5.根据权利要求1至4中任一项所述中断方法，其特征在于，还包括：
显示所述目标时间段内每个中断的处理次数、优先级、ID、中断号、使能中的任一项或任几项的组合。


6.一种基于FPGA的R...

【专利技术属性】
技术研发人员：王凯，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：江苏;32