一种横向绝缘栅双极晶体管及其制备方法技术

本发明专利技术属于功率半导体器件技术领域，涉及一种横向绝缘栅双极晶体管及其制作方法。本发明专利技术在LIGBT器件结构的基础上，加入了载流子存储层，增强了漂移区电导调制效应，减小了器件导通压降；用分离栅包裹栅电极，减小密勒电容，降低关断时间，减小关断损耗，改善正向导通压降(Vceon)和关断损耗(Eoff)的折中；能够减少器件的栅电荷，减少对驱动电路能力的要求；降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；槽栅底部的厚氧化层能够降低沟槽拐角处的电场，缓解了沟槽底部尖角处的电场集中，有效提高了器件的击穿电压；提高了期间的可靠性；薄的栅氧化层能够降低器件的阈值电压，并能提高闩锁电流密度。

A transverse insulated gate bipolar transistor and its preparation

The invention belongs to the technical field of power semiconductor devices, and relates to a transverse insulated gate bipolar transistor and a manufacturing method thereof. Based on the structure of LIGBT device, the invention adds carrier storage layer, enhances the conductivity modulation effect of drift area, reduces the on-off voltage drop of device, wraps gate electrode with separation gate, reduces Miller capacitance, reduces the off time, reduces the off loss, improves the tradeoff between the forward on-off voltage drop (vceon) and off loss (eoff), reduces the gate charge of device and reduces the drive The requirement of circuit capability; the reduction of drive loss; the optimization of the tradeoff between current drop rate (di / DT) and on loss (eon); the thick oxide layer at the bottom of the groove gate can reduce the electric field at the groove corner, alleviate the concentration of the electric field at the sharp corner of the groove bottom, effectively improve the breakdown voltage of the device; improve the reliability during the period; the thin oxide layer can reduce the threshold value of the device Voltage, and can improve the current density of latch.

【技术实现步骤摘要】
一种横向绝缘栅双极晶体管及其制备方法
本专利技术属于功率半导体
，具体涉及一种横向绝缘栅双极晶体管。
技术介绍
横向IGBT器件是在IGBT基础上发展起来的横向集成功率器件，它综合了IGBT器件结构的输入阻抗高、驱动功率小、导通压降低、开关速度快、电压阻断能力强等多种优点，并在横向集成器件领域获得了重要应用。随着半导体器件的特征尺寸不断减小，器件内部的PN结之间以及器件与器件之间通过衬底的相互作用越来越严重，使得采用传统体硅工艺生产的器件的可靠性大大降低。SOI技术采用埋氧层将顶层硅与下面的硅衬底隔离开来，在顶层硅上制作器件，这样使得器件与器件之间不能通过衬底耦合，同时可以抑制器件衬底产生的寄生效应，极大的改善了器件的性能，SOI技术逐步成为目前生产横向IGBT的主流技术。图1为传统基于SOI的沟槽栅横向IGBT的半元胞结构示意图。器件在正向导通时，集电结注入的空穴进入漂移区，由于漂移区少数载流子从基区流走，使得漂移区内电导调制效应较弱，正向导通压降较高；且由于大注入效应，器件关断时的关断速度慢，有严重的电流拖尾现象，在使用中会造成较大的关断损耗，所以传统横向IGBT器件的导通压降与关断损耗折中特性较差。显然，人们希望能使横向IGBT获得更低的导通压降和开关损耗，从而提升其性能。因此，改善横向IGBT的结构以使其具有更低的导通压降和开关损耗是势在必行的。
技术实现思路
本专利技术提供一种横向沟槽型绝缘栅双极晶体管及其制作方法。相较于传统的二维结构，本专利技术加入了载流子存储层阻挡载流子注入发射极，优化了漂移区载流子分布，增强电导调制效应和减小器件导通压降；用接发射极电位的分离栅包裹栅电极，从而很大程度上抑制栅极和漂移区的耦合作用，减小密勒电容，降低关断时间，减小关断损耗，改善正向导通压降(Vceon)和关断损耗(Eoff)的折中；减小密勒电容同时能够减少器件的栅电荷，易于驱动，减少对驱动电路能力的要求；降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；槽栅底部的厚氧化层能够降低沟槽拐角处的电场，增加阻断电压；薄的栅氧化层能够降低器件的阈值电压，并能提高闩锁电流密度。本专利技术采用如下技术方案实现：本专利技术提供一种横向绝缘栅双极晶体管，包括自下而上依次设置的第二导电类型半导体衬底1、隔离介质层2、第一导电类型半导体漂移区3；以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向；沿z轴方向，第一导电类型半导体漂移区3的上层两端分别设置有集电极结构和发射极结构；所述集电极结构包括第一导电类型半导体缓冲区4，嵌入设置在第一导电类型半导体缓冲区4上层的第二导电类型半导体集电区5和位于第二导电类型半导体集电区5上表面的第一金属化集电极6，所述第二导电类型半导体集电区5位于第一导电类型半导体缓冲区4上层远离发射极结构的一侧，且第二导电类型半导体集电区5的上表面与第一导电类型半导体缓冲区4的上表面齐平；所述发射极结构包括第一导电类型半导体电荷存储区15、嵌入设置在第一导电类型半导体电荷存储区15上层的第二导电类型半导体基区7、并列嵌入设置在第二导电类型半导体基区7上层的第一导电类型半导体发射区8和第二导电类型半导体发射区9，第一导电类型半导体发射区8和第二导电类型半导体发射区9的上表面具有第一金属化发射极10，所述第一导电类型半导体发射区8和第二导电类型半导体发射区9是沿x轴方向并列设置，第二导电类型半导体基区7、第一导电类型半导体发射区8和第二导电类型半导体发射区9位于远离集电极结构的一侧；沿x轴方向，发射极结构位于第一导电类型半导体漂移区3上层的一端；其特征在于：沿x轴方向，发射极结构的侧面即第一导电类型半导体漂移区3上层的另一端具有第一沟槽栅结构，沿z轴方向，第一沟槽栅结构的宽度大于发射极结构的宽度，沿y轴方向，第一沟槽栅的深度大于发射极结构的深度，第一沟槽栅结构包括第二发射极12和将第二发射极12与第一导电类型半导体漂移区3和发射极结构隔离的第一栅介质层11；第一沟槽栅结构内部靠近发射极结构的一侧还设置有第二沟槽结构，第二沟槽结构包括第一栅电极14和将第一栅电极14与第二发射极12和发射极结构隔离的第二栅介质层13，沿z轴方向，第二沟槽结构的宽度小于第一导电类型半导体电荷存储区15的宽度，第一栅电极14的深度大于第二导电类型半导体基区7的结深，且小于第一导电类型半导体电荷存储区15的结深；第二发射极12的深度大于第一导电类型半导体电荷存储区15的结深；第一导电类型半导体电荷存储区15的掺杂浓度大于第一导电类型半导体漂移区3的掺杂浓度。进一步的是，本专利技术中在第一沟槽栅结构中的底部及第一沟槽栅结构靠近集电极结构的一侧具有第二导电类型半导体屏蔽层16，第二导电类型半导体屏蔽层16的掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度；在第二导电类型半导体基区7上表面设置有第三栅介质层131，第三栅介质层131沿z轴方向延伸到第一导电类型半导体电荷存储区15的上表面；第三栅介质层131上方设置有第二栅电极141。进一步的是，本专利技术中在第二导电类型半导体基区8上表面设置有第三栅介质层131，第三栅介质层131纵向延伸到第一导电类型半导体电荷存储区15的上方；第三栅介质层131上方设置有第二栅电极141。进一步的是，本专利技术中第一栅电极14和第二栅介质层13沿z轴方向超出第一导电类型半导体发射区8的部分，沿x轴方向向远离第二发射极12的一侧延伸直至贯穿第一导电类型半导体漂移区3到元胞边界。进一步的是，本专利技术中将第二导电类型半导体发射区9在纵向方向靠近第一栅电极14的一侧设置第一导电类型半导体发射区81；第一导电类型半导体发射区81与第二栅介质层13、第二导电类型半导体基区7和第一金属化发射极10接触。进一步的是，本专利技术中将第一沟槽结构设置在第一导电类型半导体发射区8的沿x轴方向和沿z轴方向，第一沟槽栅结构包括第二发射极12和设置在第二发射极12侧壁和底壁的第一栅介质层11；第一沟槽栅结构内部还有第二沟槽结构，第二沟槽结构位于第一导电类型半导体发射区8的水平方向一侧和内侧，包括第一栅电极14和设置在第一栅电极14侧壁和底壁的第二栅介质层13；第二栅介质层13在水平方向和纵向方向均与第一导电类型半导体发射区8接触；第一导电类型半导体漂移区3的纵向方向靠近第一栅介质层11一侧设置第一导电类型半导体掺杂区17。进一步的是，本专利技术中在第一导电类型半导体掺杂区17和第一导电类型半导体缓冲区4之间的第一导电类型半导体漂移区3中还设置有第二导电类型半导体埋层18；第二导电类型半导体埋层18的掺杂浓度大于第一导电类型半导体漂移区3的掺杂浓度；第二导电类型半导体埋层18的结深小于第一栅介质层11的结深。进一步的是，本专利技术中在第一导电类型半导体漂移区3的上层沿z轴方向靠近第一导电类型半导体掺杂区17的一侧设置有第二导电类型半导体掺杂区19；第一导电类型半导体掺杂区17嵌入设置在第二导电类型本文档来自技高网...

【技术保护点】
1.一种横向绝缘栅双极晶体管，包括自下而上依次设置的第二导电类型半导体衬底(1)、隔离介质层(2)、第一导电类型半导体漂移区(3)；以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向；沿z轴方向，第一导电类型半导体漂移区(3)的上层两端分别设置有集电极结构和发射极结构；所述集电极结构包括第一导电类型半导体缓冲区(4)，嵌入设置在第一导电类型半导体缓冲区(4)上层的第二导电类型半导体集电区(5)和位于第二导电类型半导体集电区(5)上表面的第一金属化集电极(6)，所述第二导电类型半导体集电区(5)位于第一导电类型半导体缓冲区(4)上层远离发射极结构的一侧，且第二导电类型半导体集电区(5)的上表面与第一导电类型半导体缓冲区(4)的上表面齐平；所述发射极结构包括第一导电类型半导体电荷存储区(15)、嵌入设置在第一导电类型半导体电荷存储区(15)上层的第二导电类型半导体基区(7)、并列嵌入设置在第二导电类型半导体基区(7)上层的第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)，第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)的上表面具有第一金属化发射极(10)，所述第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)是沿x轴方向并列设置，第二导电类型半导体基区(7)、第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)位于远离集电极结构的一侧；沿x轴方向，发射极结构位于第一导电类型半导体漂移区(3)上层的一端；其特征在于：/n沿x轴方向，发射极结构的侧面即第一导电类型半导体漂移区(3)上层的另一端具有第一沟槽栅结构，沿z轴方向，第一沟槽栅结构的宽度大于发射极结构的宽度，沿y轴方向，第一沟槽栅的深度大于发射极结构的深度，第一沟槽栅结构包括第二发射极(12)和将第二发射极(12)与第一导电类型半导体漂移区(3)和发射极结构隔离的第一栅介质层(11)；第一沟槽栅结构内部靠近发射极结构的一侧还设置有第二沟槽结构，第二沟槽结构包括第一栅电极(14)和将第一栅电极(14)与第二发射极(12)和发射极结构隔离的的第二栅介质层(13)，沿z轴方向，第二沟槽结构的宽度大于发射极结构的宽度，第二沟槽栅的深度大于第二导电类型半导体基区(7)的结深；第二栅介质层(13)侧壁的厚度小于第一栅介质层(11)侧壁的厚度；第一栅电极(14)的深度大于第二导电类型半导体基区(7)的结深，且小于第一导电类型半导体电荷存储区(15)的结深；第二发射极(12)的深度大于第一导电类型半导体电荷存储区(15)的结深；第一导电类型半导体电荷存储区(15)的掺杂浓度大于第一导电类型半导体漂移区(3)的掺杂浓度。/n...

【技术特征摘要】
1.一种横向绝缘栅双极晶体管，包括自下而上依次设置的第二导电类型半导体衬底(1)、隔离介质层(2)、第一导电类型半导体漂移区(3)；以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向；沿z轴方向，第一导电类型半导体漂移区(3)的上层两端分别设置有集电极结构和发射极结构；所述集电极结构包括第一导电类型半导体缓冲区(4)，嵌入设置在第一导电类型半导体缓冲区(4)上层的第二导电类型半导体集电区(5)和位于第二导电类型半导体集电区(5)上表面的第一金属化集电极(6)，所述第二导电类型半导体集电区(5)位于第一导电类型半导体缓冲区(4)上层远离发射极结构的一侧，且第二导电类型半导体集电区(5)的上表面与第一导电类型半导体缓冲区(4)的上表面齐平；所述发射极结构包括第一导电类型半导体电荷存储区(15)、嵌入设置在第一导电类型半导体电荷存储区(15)上层的第二导电类型半导体基区(7)、并列嵌入设置在第二导电类型半导体基区(7)上层的第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)，第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)的上表面具有第一金属化发射极(10)，所述第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)是沿x轴方向并列设置，第二导电类型半导体基区(7)、第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)位于远离集电极结构的一侧；沿x轴方向，发射极结构位于第一导电类型半导体漂移区(3)上层的一端；其特征在于：
沿x轴方向，发射极结构的侧面即第一导电类型半导体漂移区(3)上层的另一端具有第一沟槽栅结构，沿z轴方向，第一沟槽栅结构的宽度大于发射极结构的宽度，沿y轴方向，第一沟槽栅的深度大于发射极结构的深度，第一沟槽栅结构包括第二发射极(12)和将第二发射极(12)与第一导电类型半导体漂移区(3)和发射极结构隔离的第一栅介质层(11)；第一沟槽栅结构内部靠近发射极结构的一侧还设置有第二沟槽结构，第二沟槽结构包括第一栅电极(14)和将第一栅电极(14)与第二发射极(12)和发射极结构隔离的的第二栅介质层(13)，沿z轴方向，第二沟槽结构的宽度大于发射极结构的宽度，第二沟槽栅的深度大于第二导电类型半导体基区(7)的结深；第二栅介质层(13)侧壁的厚度小于第一栅介质层(11)侧壁的厚度；第一栅电极(14)的深度大于第二导电类型半导体基区(7)的结深，且小于第一导电类型半导体电荷存储区(15)的结深；第二发射极(12)的深度大于第一导电类型半导体电荷存储区(15)的结深；第一导电类型半导体电荷存储区(15)的掺杂浓度大于第一导电类型半导体漂移区(3)的掺杂浓度。


2.根据权利要求1所述的一种横向绝缘栅双极晶体管，其特征在于：在第一沟槽栅结构中的底部及第一沟槽栅结构靠近集电极结构的一侧具有第二导电类型半导体屏蔽层(16)，第二导电类型半导体屏蔽层(16)的掺杂浓度高于第一导电类型半导体漂移区(3)的掺杂浓度；在第二导电类型半导体基区(7)上表面设置有第三栅介质层(131)，第三栅介质层(131)沿z轴方向延伸到第一导电类型半导体电荷存储区(15)的上表面；第三栅介质层(131)上方设置有第二栅电极(141)。


3.根据权利要求1所述的一种横向绝缘栅双极晶体管，其特征在于：第一栅电极(14)和第二栅介质层(13)沿z轴方向超出第一导电类型半导体发射区(8)的部分，沿x轴方向向远离第二发射极(12)的一侧延伸直至贯穿第一导电类型半导体漂移区(3)到元胞边界。


4.根据权利要求1或3所述的一种横向绝缘栅双极晶体管，其特征在于：在第一沟槽栅结构中第一栅介质层(11)的垂直方向底部设置有第二导电类型半导体屏蔽层(16)；第二导电类型半...

【专利技术属性】
技术研发人员：张金平，赵阳，王康，刘竞秀，李泽宏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51