小型化高密度系统级逻辑电路技术方案

本发明专利技术涉及一种小型化高密度系统级逻辑电路，将FPGA裸芯片、FLASH裸芯片、电源电路、去耦电路、配置电路等FPGA最小系统电路在一个小型化陶瓷电路中实现；在硬件上通过十层高密度陶瓷电路布线、金字塔式芯片堆叠和陶瓷开腔工艺埋置电路，实现电路三维集成小型化，在FPGA内部实现了一个振荡器校准电路，通过一个负反馈环路实现振荡器频率动态校准功能；充分挖掘硬件潜力，从软件架构上创新，发挥FPGA的并行计算能力和FLASH的存储特性，定制化设计并实现逻辑控制电路、通信电路、数据管理电路，结合RISC‑V控制器，实现强大的、复杂的逻辑功能和记忆功能；该逻辑电路具有集成度高、体积小、可靠性高、可编程、可记忆等优点。

Miniaturized high density system level logic circuit

The invention relates to a miniaturized high-density system level logic circuit, which realizes the FPGA minimum system circuits such as FPGA bare chip, flash bare chip, power circuit, decoupling circuit and configuration circuit in a miniaturized ceramic circuit, and realizes the three-dimensional integrated miniaturization of the circuit through ten layers of high-density ceramic circuit wiring, pyramid chip stacking and ceramic cavity opening process embedding circuit in hardware In addition, a oscillator calibration circuit is realized in FPGA, and the oscillator frequency dynamic calibration function is realized through a negative feedback loop; the hardware potential is fully exploited, the software architecture is innovated, the parallel computing ability of FPGA and the storage characteristics of flash are brought into play, and the logic control circuit, communication circuit and data management circuit are customized and realized, combined with RISC \u2011 V controller, It has the advantages of high integration, small size, high reliability, programmability and memory.

【技术实现步骤摘要】
小型化高密度系统级逻辑电路
本专利技术是一种小型化高密度系统级逻辑电路，属于系统电路

技术介绍
上世纪90年代以来，便携式、微型化电子产品以及航空航天、军事电子进入了一个高速发展时期，要求半导体器件最大程度地实现小型化、轻量化、高密度的同时满足高可靠性。集成电路技术应运而生。然而，目前集成电路的工艺技术已经接近其物理极限，摩尔定律（Moore’sLaw）将无法保持。在这样的背景下，提出了系统级封装（SysteminPackage，SIP），作为“超摩尔定律”（MorethanMoore）的重要技术。“超摩尔定律”的概念着眼于系统集成的层面，为电子行业的发展提供了新的方向。国际半导体技术蓝图（ITRS，InternationalTechnologyRoadmapforSemiconductors）对SIP进行了明确的定义：SIP是采用任何组合将多个具有不同功能的有源和无源电子元器件以及诸如MEMS、光学甚至生物芯片等其他器件组装在单一封装中，形成一个具有多种功能的系统或子系统。SIP采用目前最先进的工艺与技术，主要包括：（1）材料技术（半导体材料、陶瓷材料、金属材料、金属基复合材料）；（2）芯片技术（逻辑芯片、数字芯片、模拟芯片、功率芯片）；（3）互联技术（高密度多层互联、芯片与芯片互联、倒装焊接、引线键合）；（4）封装技术（BGA、芯片级封装、无源集成）；（5）组装技术（层叠封装、芯片堆叠、高精度组装）；（6）测试技术（裸片测试、封装测试、系统测试）。近20年来，FPGA行业获得了突飞猛进的发展，逻辑资源的快速增加和制造工艺的进步使FPGA走到了技术的前沿，FPGA在电子行业中的地位一路飙升，从最初胶合逻辑的配角上升到数字系统的核心处理器。随着近5年来大数据和人工智能等新兴行业的爆炸式发展，FPGA一跃成为实现数字系统的最佳平台，甚至在很多应用场景已经成为了唯一选择。在射频电子领域，FPGA已经取代了单片机和CPLD，成为逻辑电路的最佳选择。传统的FPGA器件，所有功能PAD都做扇出，PAD数量众多、排布复杂，器件体积大；FPGA工作时都要外部提供参考时钟作为工作时钟，参考时钟对射频电路会产生干扰，某些条件下甚至导致电路无法正常工作；FPGA存储数据通常都要外接专用存储器件，体积大，电路复杂；在设计FPGA系统的PCB时，至少需要10层Layout，PCBLayout设计难度大，加工周期长，影响产品的开发周期。
技术实现思路
本专利技术的目的在于提供一种小型化高密度系统级逻辑电路，满足对逻辑电路小型化、可靠性有较高要求的应用场景。该逻辑电路大大缩小了电路体积，实现了电路小型化；高气密性、高可靠性，具有很强的工程实用性。本专利技术的技术解决方案：小型化高密度系统级逻辑电路，其结构包括HTCC/LTCC基板电路1、可伐框2、可伐盖板3、FPGA裸芯片4、FLASH裸芯片5、引线6、电源电路7、配置电路8、去耦电路9和BGA焊球10，所述基板电路1、可伐框2、可伐盖板3封闭固定连接，HTCC/LTCC基板电路1上端连接FPGA裸芯片4，FPGA裸芯片4上端连接FLASH裸芯片5，FPGA裸芯片4和FLASH裸芯片5通过引线6连接HTCC/LTCC基板电路1，电源电路7、配置电路8、去耦电路9装配在HTCC/LTCC基板电路1中，BGA焊球10安装在HTCC/LTCC基板电路1下端。其结构包括HTCC/LTCC基板电路1、可伐框2、可伐盖板3、FPGA裸芯片4、FLASH裸芯片5、电源电路7、配置电路8、去耦电路9和BGA焊球10；所述HTCC/LTCC基板电路具有十层高密度陶瓷电路结构，依次分别为TOP层、SIG1层、GND1层、VCC层、SIG2层、SIG3层、GND2层、SMT层、GND3层和BOT层；其中FPGA裸芯片4和FLASH裸芯片5装配在TOP层；电源电路7、配置电路8、去耦电路9装配在SMT层；SIG1层、SIG2层、SIG3层实现信号布线；VCC层连接电源；GND1层、GND2层、GND3层接地；BOT层为BGA球栅阵列；GND3层和BOT层陶瓷中间设有开腔，SMT层电路埋置在腔中。所述逻辑电路通过引线键合将FPGA裸芯片和FLASH裸芯片组装在TOP层，包括FPGA裸芯片外层PAD4-1、FPGA裸芯片内层PAD4-2、FLASH裸芯片PAD5-1、陶瓷基座外层键合PAD1-1、陶瓷基座中层键合PAD1-2、陶瓷基座内层键合PAD1-3、外层引线键合6-1、中层引线键合6-2、内层引线键合6-3；FPGA裸芯片4和FLASH裸芯片5通过内中外三层引线键合，将FPGA裸芯片4和FLASH裸芯片5上的3层PAD键合到陶瓷基座TOP层电路对应的内中外三层键合PAD上，实现了高密度信号互联。所述逻辑电路在FPGA内部实现了一个振荡器校准电路（4-3），实现振荡器校准功能。FPGA片内振荡器（4-3-1）输出时钟依次经过鉴相器（4-3-2）、环路控制器（4-3-3）和相位控制器（4-3-4），再反馈到振荡器的控制端；鉴相器（4-3-2）计算每个时钟采样点的相位差；环路控制器（4-3-3）建立环路控制，通过负反馈来跟踪频率和相位偏差，获得频率、相位变化参数；相位控制器（4-3-4）输出振荡器的校准参数到振荡器的控制端，形成负反馈环路，实现振荡器频率动态校准功能。所述振荡器（4-3-1）为FPGA内部集成的一个CMOS环形振荡器。振荡器的输出可以作为全局时钟的输入，也可以作为PLL等时钟器件的参考时钟。在全局时钟路径上，插入的可配置分频器可以对振荡器的频率进行1～128任意整数分频。可以动态配置分频系数，不使用时可以关闭振荡器以节省功耗。所述鉴相器（4-3-2）采用CORDIC算法设计，实现精确的相位鉴别；所述环路控制器（4-3-3）基于自动控制系统原理的设计。若不考虑相位折叠带来的非线性，则对于一个阶跃频率输入，相位相当于斜坡输入，因此整个控制系统至少需要为Ⅱ型，对于Ⅰ型输入才能做到稳态误差为0。由于本振中已有一个积分器，则环路控制器中必须有一个积分器。定义环路控制器为常用的比例积分控制：则闭环系统函数为：系统特征方程为：对Ⅱ型输入，其稳态误差常数为无阻尼自然频率为：阻尼系数为：；为了使稳态误差尽量小，应使kI尽量大，而为了使上升时间尽量小，ωn应尽量大，为了使稳定时间尽量小，则ξωn应尽量大，为了是超调尽量小，则ξ应尽量大。而从噪声的角度来讲，ωn越大，则噪声通过得越多，进而影响频率精度。同时，需要对该模拟控制器数字化，也要求ωn不能太大，否则采样频率会要求很高。所述相位控制器（4-3-4）采用微分器原理设计，需要选择合适的ωn。所述逻辑电路为球栅阵列结构，包括球栅阵列PAD1-5、BGA焊球10，BGA焊球10等距排列在HTCC/LTCC基板电路1下端面，所述FPGA裸芯片4的I/O、VCC、GND和JTAG功能PAD分布在BOT层电路的四周。所述逻辑电路共有十层电路、九层陶瓷介质结构，包括TOP层电路、SIG1层电路、GND1层电路、VCC层电路、SIG2层电路、SIG3层电路、GND2层电路、SMT层电路、GND3层电路和BOT层电路，陶瓷介质依次穿插在电路层中。其软件系统，包括控制本文档来自技高网...

【技术保护点】
1.小型化高密度系统级逻辑电路，其特征是其结构包括HTCC/LTCC基板电路（1）、可伐框（2）、可伐盖板（3）、FPGA裸芯片（4）、FLASH裸芯片（5）、引线（6）、电源电路（7）、配置电路（8）、去耦电路（9）和BGA焊球（10），所述基板电路（1）、可伐框（2）、可伐盖板（3）封闭固定连接，通过平行封焊工艺封盖；所述HTCC/LTCC基板电路（1）上端连接FPGA裸芯片（4），FPGA裸芯片（4）上端连接FLASH裸芯片（5），FPGA裸芯片（4）和FLASH裸芯片（5）通过引线（6）连接HTCC/LTCC基板电路（1），电源电路（7）、配置电路（8）、去耦电路（9）装配在HTCC/LTCC基板电路（1）中，BGA焊球（10）安装在HTCC/LTCC基板电路（1）下端；其软件系统包括控制模块、通信模块和数据模块，所述控制模块管理通信模块和数据模块的工作，通信模块和数据模块是两个功能独立模块，数据模块内的寄存器数据可以外挂到通信模块的UART总线和SPI总线上，形成数据链路。

【技术特征摘要】
1.小型化高密度系统级逻辑电路，其特征是其结构包括HTCC/LTCC基板电路（1）、可伐框（2）、可伐盖板（3）、FPGA裸芯片（4）、FLASH裸芯片（5）、引线（6）、电源电路（7）、配置电路（8）、去耦电路（9）和BGA焊球（10），所述基板电路（1）、可伐框（2）、可伐盖板（3）封闭固定连接，通过平行封焊工艺封盖；所述HTCC/LTCC基板电路（1）上端连接FPGA裸芯片（4），FPGA裸芯片（4）上端连接FLASH裸芯片（5），FPGA裸芯片（4）和FLASH裸芯片（5）通过引线（6）连接HTCC/LTCC基板电路（1），电源电路（7）、配置电路（8）、去耦电路（9）装配在HTCC/LTCC基板电路（1）中，BGA焊球（10）安装在HTCC/LTCC基板电路（1）下端；其软件系统包括控制模块、通信模块和数据模块，所述控制模块管理通信模块和数据模块的工作，通信模块和数据模块是两个功能独立模块，数据模块内的寄存器数据可以外挂到通信模块的UART总线和SPI总线上，形成数据链路。2.根据权利要求1所述的小型化高密度系统级逻辑电路，其特征是所述HTCC/LTCC基板电路具有十层高密度陶瓷电路结构，依次分别为TOP层、SIG1层、GND1层、VCC层、SIG2层、SIG3层、GND2层、SMT层、GND3层和BOT层；其中FPGA裸芯片（4）和FLASH裸芯片（5）装配在TOP层；SIG1层、SIG2层、SIG3层实现信号布线；VCC层连接电源；GND1层、GND2层、GND3层接地；所述电源电路（7）、配置电路（8）、去耦电路（9）通过无源集成装配在SMT层，GND3层和BOT层陶瓷中间设有开腔，SMT层电路埋置在腔中，BOT层为BGA球栅阵列。3.根据权利要求1所述的小型化高密度系统级逻辑电路，其特征是所述逻辑电路通过引线键合将FPGA裸芯片和FLASH裸芯片组装在TOP层，包括FPGA裸芯片外层PAD（4-1）、FPGA裸芯片内层PAD（4-2）、FLASH裸芯片PAD（5-1）、陶瓷基座外层键合PAD（1-1）、陶瓷基座中层键合PAD（1-2）、陶瓷基座内层键合PAD（1-3）、外层引线键合（6-1）、中层引线键合（6-2）、内层引线键合（6-3）；FPGA裸芯片（4）和FLASH裸芯片（5）通过内中外三层引线键合，将FPGA裸芯片（4）和FLASH裸芯片（5）上的3层PAD键合到陶瓷基座TOP层电路对应的内中外三层键合PAD上，实现了高密度信号互联。4.根据权利要求1所述的小型化高密度系统级逻辑电路，其特征是所述逻辑电路为球栅阵列结构，包括球栅阵列PAD（1-5）、BGA焊球（10），BGA焊球（10）等距排列在HTCC/LTCC基板电路（1）下端面，所述FPGA裸芯片（4）的I/O、VCC、GND和JTAG功能PAD分布在BOT层电路的四周。5.根据权利要求1所述的小型化高密度系统级逻辑电路，其特征是所述逻辑电路共有十层电路、九层陶瓷介质结构，包括TOP层电路、SIG1层电路、GND1层电路、VCC层电路、SIG2层电路、SIG3层电路、GND2层电路、SMT层电路、GND3层电路和BOT层电路，陶瓷介质依次穿插在电路层中。6.根据权利要求1所述的小型化高密度系统级逻辑电路，其特征是所述控制模块包括时钟管理器（1-1）、寄存器管理器（1-2）、初始化状态管理器（1-3）和RISC-V控制器（1-4）；所述时钟管理器（1-1）实现时钟管理功能，采用振荡器校准电路（4-3）输出时钟作为参考时钟；根据应用场景要求，计算具体分频系数；参考时钟经过分频后作为主时钟，外部参考时钟仅用于通信模块，通信模块在外部时钟关闭情况下，处于安全关闭状态，内部振荡器通过使能信号控制，不使用时关闭，不产生干扰信号；所述寄存器管理器（1-2）实现寄存器管理功能，控制模块内部实现一组寄存器空间，从数据模块读取数据后映射到寄存器空间，寄存器空间按...

【专利技术属性】
技术研发人员：杨进，张君直，
申请(专利权)人：中电国基南方集团有限公司，
类型：发明
国别省市：江苏,32