灵活总线协议协商和启用序列制造技术

系统、方法和设备可以涉及主机设备，该主机设备包括根复合体、链路和耦合到总线链路的互连协议栈。互连协议栈可以包括复用逻辑和物理层逻辑，复用逻辑用于选择快速外围组件互连(PCIe)上层模式或加速器链路协议上层模式中的一个，PCIe上层模式或加速器链路协议上层模式用于通过链路进行通信，物理层逻辑用于确定与PCIe上层模式或加速器链路协议上层模式中的一者或两者相关联的一个或多个低延迟特征。

Flexible bus protocol negotiation and enabling sequence

The system, method, and device may relate to a host device, which includes a root complex, a link, and an interconnect protocol stack coupled to a bus link. The interconnection protocol stack can include multiplexing logic and physical layer logic. The multiplexing logic is used to select one of the upper layer modes of fast peripheral component interconnection (PCIe) or accelerator link protocol. The upper layer mode of PCIe or accelerator link protocol is used to communicate through the link. The physical layer logic is used to determine the upper layer mode of PCIe or accelerator link protocol One or more low latency features associated with one or both of.

【技术实现步骤摘要】
灵活总线协议协商和启用序列对相关申请的引用本申请要求享有于2018年5月4日提交的美国临时专利申请第62/667,324号的权益，其全部内容通过引用并入本文。
技术介绍
计算系统典型地包括多个互连以促进系统组件(例如，处理器和存储器)之间的通信。另外，互连还可以用于支持插件设备，例如，输入/输出(IO)设备和扩展卡。此外，不同的细分市场需要不同的互连架构，以满足市场需求和不同的互连连接。典型互连的非限制性示例可以包括快速外围组件互连(PCIe)、设备内互连(IDI)和ultra-path互连(UPI或UPI)。附图说明图1是根据一个实施例的包括用于连接计算机系统中的I/O设备的串行点对点互连的系统的简化框图的示意图。图2是根据一个实施例的分层协议栈的简化框图的示意图。图3是事务描述符的实施例的示意图。图4是串行点对点链路的实施例的示意图。图5是根据本公开的实施例的包括连接的加速器的处理系统的示意图。图6是根据本公开的实施例的示例计算系统的示意图。图7是根据本公开的实施例的示例灵活总线(flexbus)栈的示意图。图8A是根据本公开的实施例的用于确定一个或多个特征以启用使用PCIe交替协议协商的过程流程图。图8B是示出示例链路训练状态机中的子状态的图。图9是根据各种实施例的可以具有多于一个核心、可以具有集成存储器控制器并且可以具有集成图形的处理器的框图。图10描绘了根据本公开的一个实施例的系统的框图。图11描绘了根据本公开的实施例的更具体的第一示例性系统的框图。图12描绘了根据本公开的实施例的更具体的第二示例性系统1300的框图。图13描绘了根据本公开的实施例的SoC的框图。图14是根据公开内容的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换为目标指令集中的二进制指令的框图。具体实施方式在以下说明书中阐述了许多具体细节，例如，特定类型的处理器和系统配置、特定硬件结构、特定架构和微架构细节、特定寄存器配置、特定指令类型、特定系统组件、特定处理器管线阶段、特定互连层、特定分组/事务配置、特定事务名称、特定协议交换、特定链路宽度、特定实现方式和操作等的示例，以便提供对本公开的透彻理解。然而，对于本领域技术人员可以显而易见的是，不一定需要采用这些具体细节来实践本公开的主题。在其他实例中，避免对以下已知的组件或方法进行详细描述以免不必要地模糊本公开：例如，特定和替代的处理器架构、用于所描述的算法的特定逻辑电路/代码、特定固件代码、低级别互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实现方式、代码形式的特定算法表达、特定掉电和门控技术/逻辑以及计算机系统的其他特定操作细节。虽然可以参考特定集成电路中的能量节约、能量效率、处理效率等来描述以下实施例(例如，在计算平台或微处理器中)，但是其他实施例也适用于其他类型的集成电路和逻辑器件。本文描述的实施例的类似技术和教导可以适用于可以同样受益于这些特征的其他类型的电路或半导体器件。例如，所公开的实施例不限于服务器计算机系统、台式计算机系统、膝上型计算机或UltrabooksTM，而且还可以用于其他设备，例如，手持设备、智能电话、平板计算机、其他薄型笔记本计算机、片上系统(SOC)设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议设备、数码照相机、个人数字助理(PDA)和手持PC。这里，用于高性能互连的类似技术可以适用于在低功耗互连中增强性能(或甚至节能)。嵌入式应用典型地包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络中心、广域网(WAN)交换机或可以执行下面教导的功能和操作的任何其他系统。此外，本文描述的装置、方法和系统不限于物理计算设备，而且还可以涉及用于能量节约和效率的软件优化。如可以在下面的说明书中变得显而易见的，可以认为本文描述的方法、装置和系统的实施例(无论是参考硬件、固件、软件还是其组合)对于与性能考虑均衡的“绿色技术”未来是至关重要的。随着计算系统的发展，其中的组件变得更加复杂。用于在组件之间进行耦合和通信的互连架构的复杂性也已经增加，以确保满足最佳组件操作的带宽需求。此外，不同的细分市场需要互连架构的不同方面来满足相应市场。例如，服务器要求更高的性能，而移动生态系统有时能够牺牲整体性能以用于节能。然而，大部分结构的单一目的是提供最高可能性能和最大节能。进一步地，各种不同互连可以潜在地受益于本文描述的主题。快速外围组件互连(PCI)(PCIe)互连结构架构和快速路径互连(QPI)结构架构以及其他示例(例如，Ultrapath互连(UPI))可以潜在地根据本文描述的一个或多个原理以及其他示例来改进。例如，PCIe的主要目标是使得来自不同供应商的组件和设备能够在开放式架构中互操作，跨越多个细分市场；客户端(台式和移动)、服务器(标准和企业)以及嵌入式设备和通信设备。快速PCI是高性能通用I/O互连，其定义用于各种未来计算和通信平台。一些PCI属性(例如，其使用模型，加载-存储架构和软件接口)已经通过其修订进行维护，而先前的并行总线实现方式已经由高度可扩展的完全串行接口取代。最近期的快速PCI版本利用点对点互连、基于交换机的技术和分组化的协议中的改进，实现新水平的性能和特征。快速PCI支持的高级特征中的一些是功率管理、服务质量(QoS)、热插拔/热调换支持、数据完整性以及错误处理。虽然本文的主要讨论内容参考新的高性能互连(HPI)架构，但是本文描述的公开内容的方面可以适用于其他互连架构，例如，符合PCIe的架构、符合QPI的架构、符合MIPI的架构、高性能架构或其他已知的互连架构。参考图1，示出了由互连一组组件的点对点链路组成的结构的实施例。系统100包括耦合到控制器中心115的处理器105和系统存储器110。处理器105可以包括任何处理元件，例如，微处理器、主机处理器、嵌入式处理器、协处理器或其他处理器。处理器105通过前侧总线(FSB)106耦合到控制器中心115。在一个实施例中，FSB106是如下面描述的串行点对点互连。在另一实施例中，链路106包括符合不同互连标准的串行差分互连架构。系统存储器110包括任何存储器设备，例如，随机存取存储器(RAM)、非易失性(NV)存储器或系统100中的设备可访问的其他存储器。系统存储器110通过存储器接口116耦合到控制器中心115。存储器接口的示例包括双倍数据速率(DDR)存储器接口、双通道DDR存储器接口以及动态RAM(DRAM)存储器接口。在一个实施例中，控制器中心115可以包括例如PCIe互连层级中的根中心、根复合体或根控制器。控制器中心115的示例包括芯片组、存储器控制器中心(MCH)、北桥、互连控制器中心(ICH)、南桥和根控制器/中心。经常，术语芯片组指代两个物理上分离的控制器中心，例如，耦合到互连控制器中心(ICH)的存储器控制器中心(MCH)。注意，当前系统经常包括与处理器105集成的MCH，而控制器115以与下面描述的类似的方式与I/O设备通信。在一些实施例中，可选地通过根复合体115支持对等路由。这里，控制器中心115通过串行链路119耦合到交换机/桥接器120。输入/输出模块117和121(也可以称为接口/端口117本文档来自技高网...

【技术保护点】
1.一种用于在链路协议之间进行选择的装置，所述装置包括：支持多种互连协议的结构；耦合到所述结构的链路；以及互连协议逻辑，其包括：复用逻辑，其用于选择快速外围组件互连(PCIe)上层模式或加速器链路协议上层模式中的一个，所述PCIe上层模式或所述加速器链路协议上层模式用于通过所述链路进行通信，以及物理层逻辑，其用于确定与所述PCIe上层模式或所述加速器链路协议上层模式中的一者或两者相关联的一个或多个低延迟特征。

【技术特征摘要】
2018.05.04 US 62/667,324;2018.10.25 US 16/171,3421.一种用于在链路协议之间进行选择的装置，所述装置包括：支持多种互连协议的结构；耦合到所述结构的链路；以及互连协议逻辑，其包括：复用逻辑，其用于选择快速外围组件互连(PCIe)上层模式或加速器链路协议上层模式中的一个，所述PCIe上层模式或所述加速器链路协议上层模式用于通过所述链路进行通信，以及物理层逻辑，其用于确定与所述PCIe上层模式或所述加速器链路协议上层模式中的一者或两者相关联的一个或多个低延迟特征。2.如权利要求1所述的装置，其中，所述复用逻辑用于在链路初始化期间选择所述PCIe上层模式或所述加速器链路协议上层模式中的一个。3.如权利要求1所述的装置，其中，如果所述加速器链路协议上层模式被选择，则所述复用逻辑还用于启用加速器链路协议，所述加速器链路协议包括单一协议或多种协议。4.如权利要求3所述的装置，其中，所述加速器链路协议包括加速器链路输入/输出协议、加速器链路设备附接存储器协议或加速器链路高速缓存协议中的一个或多个。5.如权利要求1所述的装置，其中，如果所述加速器链路协议上层模式被选择，则所述物理层逻辑用于激活与所述加速器链路模式相关联的低延迟特征设置。6.如权利要求1所述的装置，其中，所述物理层逻辑接收修改后的训练集1/训练集2(TS1/TS2)有序集，以启用一个或多个低延迟特征或者一个或多个低延迟特征设置。7.如权利要求6所述的装置，其中，所述物理层逻辑基于接收到的修改后的PCIeTS1/TS2有序集来确定要激活的与所述加速器链路上层模式相关联的一个或多个低延迟特征。8.如权利要求1所述的装置，其中，所述低延迟特征包括同步报头抑制、跳过(SKP)有序集抑制以及漂移缓冲模式中的一个或多个。9.如权利要求1所述的装置，其中，所述装置包括符合基于PCIe的互连协议的根复合体，所述根复合体包括用于以下操作的硬件和软件：通过两阶段过程来确定要在所述链路上使用的协议，所述两阶段过程在处于PCIe5.0配置.通道号.等待阶段、配置.通道号.接受阶段以及配置.完成阶段时并且在以Gen1速度进入L0之前发生。10.如权利要求9所述的装置，其中，所述两阶段过程包括第一阶段，在所述第一阶段期间，所述物理层逻辑用于：从所述根复合体接收提供低延迟特征的一组修改后的TS1有序集，以及由所述物理层逻辑向所述根复合体发送指示要启用哪些低延迟特征的一组修改后的TS1有序集。11.如权利要求10所述的装置，其中，所述第一阶段将在PCIe5.0配置.通道号.等待阶段或配置.通道号.接受阶段期间发生。12.如权利要求10所述的装置，其中，所述两阶段过程包括第二阶段，在所述第二阶段期间，所述物理层逻辑用于：从所述根复合体接收启用请求，所述启用请求包括指示所述链路是要以PCIe上层模式还是加速器链路协议上层模式操作的一组修改后的TS2有序集，由所述物理层逻辑向所述根复合体发送具有启用响应的一组修改后的TS2有序集以对所述启用请求进行确认。13.如权利要求12所述的装置，其中，所述第二阶段将在PCIe5.0配置.完成期间发生。14.一种用于在链路协议之间进行选择的方法，包括：由复用逻辑选择快速外围组件互连(PCIe)上层模式或加速器链路协议上层模式中的一个，所述PCIe上层模式或所述加速器链路协议上层模式用于通过灵活总线链路进行通信；以及由灵活总线物理层逻辑确定与所述PCIe上层模式或所述加速器链路协议上层模式中的一者或两者相关联的一个或多个低延迟特征。15.如权利要求14所述的方法，包括在链路初始化期间选择所述PCIe上层模式或所述加速器链路协议上层...

【专利技术属性】
技术研发人员：D·达斯夏尔马，M·C·耶恩，P·J·巴拉德瓦杰，B·A·坦南特，M·韦格，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US