一种信号采集子卡工作系统技术方案

本发明专利技术公开了一种信号采集子卡工作系统，包括FMC载卡模块以及与载卡模块连接的子板模块，子板模块包括有源晶振、与有源晶振连接的时钟发生器、与时钟发生器连接的至少一个ADC芯片以及分别与ADC芯片和时钟发生器连接的FMC连接器插头，FMC载卡模块包括与FMC连接器插头相对应可插拔连接的FMC连接器插座以及与FMC连接器插座连接的FPGA芯片，ADC芯片依次通过FMC连接器插头和FMC连接器插座与FPGA芯片；使用国产的ADC芯片作为数据采集的核心，有效解决高速、高精度数据采集装备自主可控问题，采用FMC子板的形式来实现高速、高精度数据采集模块，在性能升级上具有很大的灵活性，大幅度降低硬件开发成本，同时也缩短硬件开发周期。

【技术实现步骤摘要】
一种信号采集子卡工作系统
本专利技术涉及信号处理领域，特别是一种信号采集子卡工作系统。
技术介绍
传统的数据采集卡多使用具有CMOS和LVDS接口规范的ADC芯片，其数据输出速率局限在1Gbps，随着对模数转换的分辨率和采样速度的要求越来越高，数据采集迫切需要使用具有更高传输速率以及更高效率的输出接口的ADC芯片。此外，随着采样通道数量的增加，使用CMOS和LVDS接口规范的ADC芯片在多器件多通道之间的数据同步，以及PCBlayout等方面都难以实现。最后，使用CMOS和LVDS接口规范的ADC其输出链路上数据的时延存在不确定性，即从输入信号采样边沿的时刻直至ADC输出数字这段时间内的时钟周期数是不确定的。对相位非常敏感的应用，例如对于相控阵雷达方面的应用，必须确保ADC在两个上电周期之间以及链路重新同步期间，其延时是确定的以及可重现的，现有的使用具有CMOS和LVDS接口规范的ADC芯片的数据采集卡无法满足该需求。
技术实现思路
为解决上述问题，本专利技术的目的在于提供一种信号采集子卡工作系统，其能够实现高速高精度数据采集、实现多器件多通道之间的数据同步、简化PCBlayout、具有确定性时延，解决装备自主可控问题。本专利技术解决其问题所采用的技术方案是：根据本专利技术提供的一种信号采集子卡工作系统，包括FMC载卡模块以及与所述载卡模块连接的子板模块，所述子板模块包括有源晶振、与所述有源晶振连接的时钟发生器、与所述时钟发生器连接的至少一个ADC芯片以及分别与所述ADC芯片和所述时钟发生器连接的FMC连接器插头，所述FMC载卡模块包括与所述FMC连接器插头相对应可插拔连接的FMC连接器插座以及与所述FMC连接器插座连接的FPGA芯片，所述ADC芯片依次通过所述FMC连接器插头和所述FMC连接器插座与所述FPGA芯片相连接。上述一种信号采集子卡工作系统至少具有以下有益效果：使用国产型号为BLAD16J125的ADC芯片作为数据采集的核心，有效解决高速、高精度数据采集装备自主可控问题，采用FMC子板的形式来实现高速、高精度数据采集模块，在性能升级上具有很大的灵活性，在需要升级ADC芯片时，仅需要更换FMC子板模块，不需要更换FMC载卡模块，大幅度降低了硬件开发成本，同时也缩短了硬件开发的时间。根据本专利技术提供的一种信号采集子卡工作系统，所述子板模块还包括分别与所述ADC芯片和所述时钟发生器连接的FMC连接器插头，所述时钟发生器包括第一时钟输出端、第一SYSREF输出端、第二时钟输出端以及第二SYSREF输出端，所述ADC芯片包括第一时钟接收端以及第一信号接收端，所述FMC连接器插头包括第二时钟接收端以及第二信号接收端，所述第一时钟输出端与所述第一时钟接收端连接，所述第一SYSREF输出端与所述第一信号接收端连接，所述第二时钟输出端与所述第二时钟接收端连接，所述第二SYSREF输出端与所述第二信号接收端连接。根据本专利技术提供的一种信号采集子卡工作系统，所述ADC芯片与所述FPGA芯片之间的连接协议为JESD204B协议；JESD204B的优势为数字输出驱动器使用CML电平，与传统的CMOS和LVDS电平相比较，传输数据速率大幅度提升，所需的传输线的数量也大量减少，转换器和逻辑器件的封装更小，PCBLayout所需的电路板空间更少，大幅度降低了PCBLayout的复杂度和难度，同时实现多个ADC芯片的所有模数转换通道的数据输出的同步功能。根据本专利技术提供的一种信号采集子卡工作系统，所述时钟发生器包括第一时钟输出端、第一SYSREF输出端、第二时钟输出端以及第二SYSREF输出端，所述ADC芯片包括第一时钟接收端以及第一信号接收端，所述FMC连接器插头包括第二时钟接收端以及第二信号接收端，所述第一时钟输出端与所述第一时钟接收端连接，所述第一SYSREF输出端与所述第一信号接收端连接，所述第二时钟输出端与所述第二时钟接收端连接，所述第二SYSREF输出端与所述第二信号接收端连接。根据本专利技术提供的一种信号采集子卡工作系统，所述FMC连接器插头还包括第一数据接收端、第一同步信号输出端，所述ADC芯片还包括第一数据发送端以及第一同步信号接收端，所述第一数据接收端与所述第一数据发送端连接，所述第一同步信号输出端与所述第一同步信号接收端连接。根据本专利技术提供的一种信号采集子卡工作系统，所述FPGA芯片包括第二数据接收端、第三时钟接收端、第三信号接收端以及第二同步信号发送端，所述FMC连接器插座包括第二数据输出端、第二同步信号接收端、第三时钟发送端以及第三SYSREF输出端，所述第二数据接收端与所述第二数据输出端连接，所述第三时钟接收端与所述第三时钟发送端，所述第三信号接收端与所述第三SYSREF输出端连接，所述第二同步信号发送端与所述第二同步信号接收端连接。根据本专利技术提供的一种信号采集子卡工作系统，还包括电源模块，所述电源模块分别与所述FMC载卡模块以及所述子板模块连接。根据本专利技术提供的一种信号采集子卡工作系统，所述电源模块还包括DC-DC电源转换模块以及与所述DC-DC电源转换模块连接的线性稳压电源模块；所有芯片均由低噪声线性稳压电源模块提供1.8V及3.3V电源，从而减少电源噪声对ADC芯片及时钟芯片的干扰。根据本专利技术提供的一种信号采集子卡工作系统，所述时钟发生器的型号为AD9528。根据本专利技术提供的一种信号采集子卡工作系统，所述ADC芯片的型号为BLAD16J125。附图说明下面结合附图和实施例对本专利技术作进一步说明。图1是本专利技术一种信号采集子卡工作系统实施例的示意图；图2是本专利技术一种信号采集子卡工作系统实施例的FMC连接器插座示意图；图3是本专利技术一种信号采集子卡工作系统实施例的FPGA芯片示意图；图4是本专利技术一种信号采集子卡工作系统实施例的时钟发生器示意图；图5是本专利技术一种信号采集子卡工作系统实施例的ADC芯片示意图；图6是本专利技术一种信号采集子卡工作系统实施例的FMC连接器插头示意图。具体实施方式本部分将详细描述本专利技术的具体实施例，本专利技术之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本专利技术的每个技术特征和整体技术方案，但其不能理解为对本专利技术保护范围的限制。在本专利技术的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。在本专利技术的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。本专利技术的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属
技术人员可以结合技术方案的具体内容合理确定上述词语在本专利技术中的具体含义。参照图1，本专利技术的一个实施例提供了一种信号采集子卡工作系统，包括FMC载卡模块10以及与载卡模块连接的子板模块20，子板模本文档来自技高网...

【技术保护点】
1.一种信号采集子卡工作系统，其特征在于，包括FMC载卡模块(10)以及与所述载卡模块连接的子板模块(20)，所述子板模块(20)包括有源晶振(21)、与所述有源晶振(21)连接的时钟发生器(22)、与所述时钟发生器(22)连接的至少一个ADC芯片(23)以及分别与所述ADC芯片(23)和所述时钟发生器(22)连接的FMC连接器插头(24)，所述FMC载卡模块(10)包括与所述FMC连接器插头(24)相对应可插拔连接的FMC连接器插座(11)以及与所述FMC连接器插座(11)连接的FPGA芯片(12)，所述ADC芯片(23)依次通过所述FMC连接器插头(24)和所述FMC连接器插座(11)与所述FPGA芯片(12)相连接。

【技术特征摘要】
1.一种信号采集子卡工作系统，其特征在于，包括FMC载卡模块(10)以及与所述载卡模块连接的子板模块(20)，所述子板模块(20)包括有源晶振(21)、与所述有源晶振(21)连接的时钟发生器(22)、与所述时钟发生器(22)连接的至少一个ADC芯片(23)以及分别与所述ADC芯片(23)和所述时钟发生器(22)连接的FMC连接器插头(24)，所述FMC载卡模块(10)包括与所述FMC连接器插头(24)相对应可插拔连接的FMC连接器插座(11)以及与所述FMC连接器插座(11)连接的FPGA芯片(12)，所述ADC芯片(23)依次通过所述FMC连接器插头(24)和所述FMC连接器插座(11)与所述FPGA芯片(12)相连接。2.根据权利要求1所述的一种信号采集子卡工作系统，其特征在于，所述ADC芯片(23)与所述FPGA芯片(12)之间的连接协议为JESD204B协议。3.根据权利要求1所述的一种信号采集子卡工作系统，其特征在于，所述时钟发生器(22)包括第一时钟输出端(221)、第一SYSREF输出端(222)、第二时钟输出端(223)以及第二SYSREF输出端(224)，所述ADC芯片(23)包括第一时钟接收端(231)以及第一信号接收端(232)，所述FMC连接器插头(24)包括第二时钟接收端(241)以及第二信号接收端(242)，所述第一时钟输出端(221)与所述第一时钟接收端(231)连接，所述第一SYSREF输出端(222)与所述第一信号接收端(232)连接，所述第二时钟输出端(223)与所述第二时钟接收端(241)连接，所述第二SYSREF输出端(224)与所述第二信号接收端(242)连接。4.根据权利要求2所述的一种信号采集子卡工作系统，其特征在于：所...

【专利技术属性】
技术研发人员：包晓军，王育才，李琳，刘会涛，刘远曦，刘航，黄辉，
申请(专利权)人：珠海纳睿达科技有限公司，
类型：发明
国别省市：广东,44