一种FPGA电路和系统技术方案

本发明专利技术实施例提供的一种FPGA电路和系统，包括PHY、与PHY连接的DQS GATING电路、与DQS GATING电路连接的延迟补偿回路；PHY发送读命令至外部存储器，并同时发送GATE窗口控制信号，至DQS GATING电路；外部存储器在读操作完成时，输出DQS信号至DQS GATING电路；GATE窗口控制信号依次经过DQS GATING电路、延迟补偿回路，将经过延迟补偿回路的信号，作为目标窗口信号；延迟补偿回路包括延迟回路和补偿通路，补偿通路设置于延迟回路中任两个器件之间，且补偿通路通过不同阻抗值形成至少两种延迟的通路；DQS GATING电路用于根据目标窗口信号以及DQS信号，调整目标窗口信号相对DQS信号的位置。从而提升了延迟补偿的灵活性，也提升了FPGA DDR接口工作的稳定性。

【技术实现步骤摘要】
一种FPGA电路和系统
本专利技术实施例涉及但不限于集成电路设计领域，具体而言，涉及但不限于一种FPGA(Field-ProgrammableGateArray，现场可编程门阵列)电路和系统。
技术介绍
在DDR(DoubleDataRate，双倍速率同步动态随机存储器)存储器中，其输入输出数据与时钟的上升沿和下降沿同步，因此在读写操作中需要一个与时钟同频的双向DQS(DataStrobeSignal，数据选通信号)信号来抓取数据。这个DQS信号在不使用时处于高阻状态，通常通过DQS-GATE相关电路获得DQS信号窗口，从而获得正确的DQS信号，同时为了保证DQS_GATE侦测电路在实际应用中能够根据VT条件变化进行动态延时调整，DQS_GATE电路会将发送的DQS窗口使能信号通过环路输出再输入。由于DQS信号和窗口控制信号是经过不同路径到达DQS_GATE电路内部，两者随VT变化而产生的延时不可能完全一致，因此传统的补偿方案有可能无法做到DQS信号和窗口信号相对位置随VT变化时仍保持不变，导致接口工作不稳定。
技术实现思路
本专利技术实施例提供的一种FPGA电路和系统，主要解决的技术问题是DQS信号和窗口信号相对时延不一定，导致FPGADDR接口工作不稳定。为解决上述技术问题，本专利技术实施例提供一种FPGA电路，包括PHY物理层、与PHY连接的DQSGATING电路、与DQSGATING电路连接的DQSGATING延迟补偿回路；PHY用于发送读命令至外部存储器，并同时发送GATE窗口控制信号，至所述DQSGATING电路；外部存储器在读操作完成时，输出DQS信号至DQSGATING电路；所述GATE窗口控制信号依次经过所述DQSGATING电路、DQSGATING延迟补偿回路，将经过所述DQSGATING延迟补偿回路的信号，作为目标窗口信号；其中，所述DQSGATING延迟补偿回路包括延迟回路和补偿通路，所述补偿通路设置于所述延迟回路中任两个器件之间，且所述补偿通路通过不同阻抗值形成至少两种延迟的通路；所述DQSGATING电路用于根据目标窗口信号以及DQS信号，调整目标窗口信号相对DQS信号的位置。可选的，所述PHY用于发送读命令至外部存储器包括：PHY通过第一电路发送读命令至外部存储器；所述第一电路包括依次连接的第一IOL、第一IOB、第一PAD，第一IOL与PHY连接，第一PAD与外部存储器连接。可选的，所述外部存储器在读操作完成时，输出DQS信号至DQSGATING电路包括：外部存储器在读操作完成时，通过第二电路输出DQS信号至DQSGATING电路；所述第二电路包括依次连接的第二PAD、第二IOB、第二IOL，第二PAD与外部存储器连接，第二IOL与DQSGATING电路连接。可选的，所述延迟回路包括依次连接的第三IOL、第三IOB、第三PAD、第四PAD、第四IOB、第四IOL，其中第三IOL和第四IOL分别与DQSGATING电路的两端连接；所述补偿通路设置于所述延迟回路中，任意两个相邻器件之间。可选的，所述补偿通路设置于所述延迟回路中，第三PAD和第四PAD之间。可选的，所述补偿通路包括并联连接的至少两个子通路，且所述子通路之间通过不同的阻抗，形成不同的延迟。可选的，所述补偿通路包括至少一个子通路，且所述子通路的阻抗为可调阻抗。可选的，所述DQSGATING电路包括：窗口生成模块，用于将并行的GATE窗口控制信号转变为串行的GATE窗口控制信号；窗口位置调整模块，用于对串行的GATE窗口控制信号的位置进行调整；MUX选择模块，用于从目标窗口控制信号、窗口位置调整模块进行调整后的串行的GATE窗口控制信号中选出一者，将其输出到DQSGATE处理模块；DQSGATE处理模块，用于对DQS信号以及MUX选择模块选择出的信号进行逻辑与操作。可选的，所述MUX选择模块包括二输入选择器。本专利技术实施例还提供一种FPGA系统，包括存储器和上述的FPGA电路，其中，所述存储器接收所述FPGA电路中的PHY发送的读命令，并在读操作完成时，输出DQS信号至DQSGATING电路。本专利技术的有益效果是：根据本专利技术实施例提供的一种FPGA电路和系统，包括PHY、与PHY连接的DQSGATING电路、与DQSGATING电路连接的DQSGATING延迟补偿回路；PHY用于发送读命令至外部存储器，并同时发送GATE窗口控制信号，至DQSGATING电路；外部存储器在读操作完成时，输出DQS信号至DQSGATING电路；GATE窗口控制信号依次经过DQSGATING电路、DQSGATING延迟补偿回路，将经过DQSGATING延迟补偿回路的信号，作为目标窗口信号；其中，DQSGATING延迟补偿回路包括延迟回路和补偿通路，补偿通路设置于延迟回路中任两个器件之间，且补偿通路通过不同阻抗值形成至少两种延迟的通路；DQSGATING电路用于根据目标窗口信号以及DQS信号，调整目标窗口信号相对DQS信号的位置。从而通过在延迟补偿回路中设置补偿通路，提升了延迟补偿的灵活性，也提升了FPGADDR接口工作的稳定性。本专利技术其他特征和相应的有益效果在说明书的后面部分进行阐述说明，且应当理解，至少部分有益效果从本专利技术说明书中的记载变的显而易见。附图说明图1为本专利技术实施例一提供的FPGA电路结构框图；图2为本专利技术实施例一提供的FPGA系统结构框图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，下面通过具体实施方式结合附图对本专利技术实施例作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。实施例一：本实施例提供了一种FPGA电路，请参考图1，该电路包括PHY物理层101、与PHY101连接的DQSGATING电路102、与DQSGATING电路102连接的DQSGATING延迟补偿回路103；PHY101用于发送读命令至外部存储器，并同时发送GATE窗口控制信号，至DQSGATING电路102；外部存储器在读操作完成时，输出DQS信号至DQSGATING电路102；其中，外部存储器是根据PHY101发送的读命令执行相应的读操作；GATE窗口控制信号依次经过DQSGATING电路102、DQSGATING延迟补偿回路103，将经过DQSGATING延迟补偿回路103的信号，作为目标窗口信号；其中，DQSGATING延迟补偿回路103包括延迟回路1031和补偿通路1032，补偿通路1032设置于延迟回路1031中任两个器件之间，且补偿通路1032通过不同阻抗值形成至少两种延迟的通路；DQSGATING延迟补偿回路103是一条从DQSGATING电路102发出，且重新回到DQSGATING的回路，该回路包括延迟回路1031，和补偿通路1032，其中补偿通路1032设置在延迟回路1031中的任意两个器件之间，并专门用于为该延迟回路1031，补偿相应的延迟，以对经过其的窗口控制信号的延迟进行调整，得到相应的目标窗口信号。DQSGATING电路102用于根据目标窗口信号以及DQS信号，调整目标窗口信号相对DQS信号的位置。在一些实施例中，PHY101用于发送读命令至外部存储器可以包括：PHY101通过本文档来自技高网...

【技术保护点】
1.一种FPGA电路，包括PHY物理层、与PHY连接的DQS GATING电路、与DQS GATING电路连接的DQS GATING延迟补偿回路；PHY用于发送读命令至外部存储器，并同时发送GATE窗口控制信号，至所述DQS GATING电路；外部存储器在读操作完成时，输出DQS信号至DQS GATING电路；所述GATE窗口控制信号依次经过所述DQS GATING电路、DQS GATING延迟补偿回路，将经过所述DQS GATING延迟补偿回路的信号，作为目标窗口信号；其中，所述DQS GATING延迟补偿回路包括延迟回路和补偿通路，所述补偿通路设置于所述延迟回路中任两个器件之间，且所述补偿通路通过不同阻抗值形成至少两种延迟的通路；所述DQS GATING电路用于根据目标窗口信号以及DQS信号，调整目标窗口信号相对DQS信号的位置。

【技术特征摘要】
1.一种FPGA电路，包括PHY物理层、与PHY连接的DQSGATING电路、与DQSGATING电路连接的DQSGATING延迟补偿回路；PHY用于发送读命令至外部存储器，并同时发送GATE窗口控制信号，至所述DQSGATING电路；外部存储器在读操作完成时，输出DQS信号至DQSGATING电路；所述GATE窗口控制信号依次经过所述DQSGATING电路、DQSGATING延迟补偿回路，将经过所述DQSGATING延迟补偿回路的信号，作为目标窗口信号；其中，所述DQSGATING延迟补偿回路包括延迟回路和补偿通路，所述补偿通路设置于所述延迟回路中任两个器件之间，且所述补偿通路通过不同阻抗值形成至少两种延迟的通路；所述DQSGATING电路用于根据目标窗口信号以及DQS信号，调整目标窗口信号相对DQS信号的位置。2.如权利要求1所述的FPGA电路，其特征在于，所述PHY用于发送读命令至外部存储器包括：PHY通过第一电路发送读命令至外部存储器；所述第一电路包括依次连接的第一IOL、第一IOB、第一PAD，第一IOL与PHY连接，第一PAD与外部存储器连接。3.如权利要求1所述的FPGA电路，其特征在于，所述外部存储器在读操作完成时，输出DQS信号至DQSGATING电路包括：外部存储器在读操作完成时，通过第二电路输出DQS信号至DQSGATING电路；所述第二电路包括依次连接的第二PAD、第二IOB、第二IOL，第二PAD与外部存储器连接，第二IOL与DQSGATING电路连接。4.如权利要求1所述的FPGA电路，其特征在...

【专利技术属性】
技术研发人员：徐浩，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东,44